1.內存管理一律根據實際需要的大小在堆中動態分配內存。 2.邊界檢查。如果數組下標超越了數組大小界限，會給出警告信息，可以防止非法內存訪問以及方便程序的調試。 3.重載了+,-,*,+=,-=,數乘等常見運算符； 4.可以保存數組為二進制數據文件和文本文件兩種形式，也可以從二進制數據文件和文本文件讀取數據到數組。 5.實現了和矩陣相關的線性代數方程組求解算法。一是高斯選主元消去法二是針對三對角矩陣的追趕法。 6.靜態函數Bspline3()：3次B樣條曲線插值算法
上傳時間： 2015-09-24
上傳用戶：leixinzhuo
本系統以ASP.NET為開發平臺，SQL Server 2000為后臺數據庫，采用B/S模式，運行于校園網絡系統平臺上，用戶及操作人員通過瀏覽器訪問Web服務器，Web服務器再根據客戶機的需要通過ADO.NET訪問數據庫。本系統中Web服務器為IIS5.0，數據庫采用SQL Sever 2000。本系統適用于各大中小學校，其功能主要分為四大類： 用戶管理：用于對用戶的添加及對用戶的刪除及查詢。 成績管理：用于對成績查詢。 幫助信息：用于對本系統的具體操作進行詳解。 本系統性能力求易于使用，具體有較高的擴展性和可維護性。
上傳時間： 2015-10-21
上傳用戶：z754970244
TLV1544與TMS320VC5402通過串行口連接，此時，A／D轉換芯片作為從設備，DSP提供幀同步和輸入／輸出時鐘信號。TLV1544與DSP之間數據交換的時序圖如圖3所示。 開始時， 為高電平（芯片處于非激活狀態），DATA IN和I/OCLK無效，DATAOUT處于高阻狀態。當串行接口使CS變低（激活），芯片開始工作，I／OCLK和DATAIN能使DATA OUT不再處于高阻狀態。DSP通過I／OCLK引腳提供輸入／輸出時鐘8序列，當由DSP提供的幀同步脈沖到來后，芯片從DATA IN接收4 b通道選擇地址，同時從DATAOUT送出的前一次轉換的結果，由DSP串行接收。I／OCLK接收DSP送出的輸入序列長度為10～16個時鐘周期。前4個有效時鐘周期，將從DATAIN輸入的4 b輸入數據裝載到輸入數據寄存器，選擇所需的模擬通道。接下來的6個時鐘周期提供模擬輸入采樣的控制時間。模擬輸入的采樣在前10個I／O時鐘序列后停止。第10個時鐘沿（確切的I／O時鐘邊緣，即上升沿或下降沿，取決于操作的模式選擇）將EOC變低，轉換開始。
上傳時間： 2014-12-05
上傳用戶：yepeng139
設計一個字節（8 位）比較器。 要求：比較兩個字節的大小，如a[7:0]大于 b[7:0]輸出高電平,否則輸出低電平,改寫測試 模型,使其能進行比較全面的測試 。
上傳時間： 2015-11-07
上傳用戶：manking0408
低電壓檢測. A口低8位接鍵盤列線，鍵盤行線接VDDIO；B口高8位接LED // 按K1鍵 低電壓為2.4v // 按K2鍵 低電壓2.8v // 按K3鍵 低電壓3.2v // 按K4鍵 低電壓為3.6v
上傳時間： 2015-11-24
上傳用戶：xzt
函數名稱:CRC-16 Process 函數原型:INT16U make_crc16(INT8U *msgaddr,INT8U datalen) 函數功能:進行CRC校驗和產生CRC代碼.這個函數只影響全局變量crc16. 校驗字放在字符串最后,低8位在前高8位在后. msgaddr : 進行CRC16校驗的據塊的首地址 datalen : 進行CRC16校驗的據塊的個數 CRC-ITU的計算算法如下： a.寄存器組初始化為全"1"(0xFFFF)。 b.寄存器組向右移動一個字節。 c.剛移出的那個字節與數據字節進行異或運算，得出一個指向值表的索引。 d.索引所指的表值與寄存器組做異或運算。 f.數據指針加1，如果數據沒有全部處理完，則重復步驟b。 g.寄存器組取反，得到CRC，附加在數據之后(這一步可省略)。
上傳時間： 2015-12-21
上傳用戶：llandlu
ＭＣＳ－５１定點運算子程序庫，定點運算子程序庫文件名為DQ51.ASM，為便于使用，先將有關約定說明如下： １．多字節定點操作數：用[R0]或[R1]來表示存放在由R0或R1指示的連續單元中的數 據。地址小的單元存放數據的高字節。例如：[R0]=123456H，若(R0)=30H，則(30H)=12H， (31H)=34H，(32H)=56H。 ２．運算精度：單次定點運算精度為結果最低位的當量值。 ３．工作區：數據工作區固定在PSW、A、B、R2～R7，用戶只要不在工作區中存放無關的或非消耗性的信息，程序就具有較好的透明性。 （１） 標號： ＢＣＤＡ 功能：多字節ＢＣＤ碼加法 入口條件：字節數在R7中，被加數在[R0]中，加數在[R1]中。 出口信息：和在[R0]中，最高位進位在CY中。 影響資源：PSW、A、R2 堆棧需求： ２字節
上傳時間： 2016-01-01
上傳用戶：dapangxie
這是一個定時比較器，當數據a和b高幾位一致時再對數據進行比較，可以根據自己設計進行相關參數修改
上傳時間： 2013-12-26
上傳用戶：hzy5825468
7段數碼是純組合電路，通常的小規模專用IC，如74或4000系列的器件只能作十進制BCD碼譯碼，然而數字系統中的數據處理和運算都是2進制的，所以輸出表達都是16進制的，為了滿足16進制數的譯碼顯示，最方便的方法就是利用VHDL譯碼程序在FPGA或CPLD中實現。本項實驗很容易實現這一目的。例6-1作為7段BCD碼譯碼器的設計，輸出信號LED7S的7位分別接如圖6-1數碼管的7個段，高位在左，低位在右。例如當LED7S輸出為 "1101101" 時，數碼管的7個段：g、f、e、d、c、b、a分別接1、1、0、1、1、0、1，接有高電平的段發亮，于是數碼管顯示“5”。
上傳時間： 2014-01-08
上傳用戶：wff
(1).問題描述：集裝箱的裝箱問題 給定一個集裝箱，其長為L，寬為W和高為H，現有一批圓柱形木材，每根木材的長均為L，但是半徑不同，設第i根木材半徑為ri。問如何裝箱，使得集裝箱的空間利用率最高？ (2).程序設計要求： a. 設計一個貪心算法 b. 任給一個輸入實例，能輸出集裝箱的空間利用率 c. 能用圖形演示裝箱的過程 演示： 輸入要測試的文件名，如c17.txt，程序將給出結果，并用圖形演示。
標簽： 集裝箱
上傳時間： 2014-01-07
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