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標簽： Youtube影片下載器

上傳時間： 2015-11-12

上傳用戶：s2277336
基于FPGA實現(xiàn)高速專用數(shù)字下變頻器

基于FPGA實現(xiàn)高速專用數(shù)字下變頻器基于FPGA實現(xiàn)高速專用數(shù)字下變頻器

標簽： FPGA 數(shù)字下變頻

上傳時間： 2018-05-08

上傳用戶：gnifengyu
基于FPGA實現(xiàn)高速專用數(shù)字下變頻器

本論文首先描述了數(shù)字下變頻基本理論和結構,對完成各級數(shù)字信號處理所涉及到的CORDIC、CIC、HB、DA、重采樣等關鍵算法做了適當介紹;然后根據(jù)這些算法提出了基于FPGA實現(xiàn)的結構并進一步給出了性能分析;并且從數(shù)字下變頻的系統(tǒng)層次上考慮了各模塊彼此間的性能制約,從而選擇合理配置、優(yōu)化系統(tǒng)結構以獲得模塊間的性能均衡和系統(tǒng)性能的最優(yōu)化;最后給出了FPGA實現(xiàn)的數(shù)字下變頻器在測試中產(chǎn)生的波形和頻譜,作了測試結果分析.

標簽： FPGA 數(shù)字下變頻

上傳時間： 2013-05-25

上傳用戶：01010101
基于FPGA的寬帶數(shù)字接收機變帶寬數(shù)字下變頻器設計

基于FPGA芯片Stratix II EP2S60F672C4設計了一個適用于寬帶數(shù)字接收機的帶寬可變的數(shù)字下變頻器（VB-DDC）。該VB-DDC結合傳統(tǒng)數(shù)字下變頻結構與多相濾波結構的優(yōu)點，實現(xiàn)了對輸入中頻信號的高效高速處理，同時可以在較大范圍內(nèi)對信號處理帶寬靈活配置。硬件調(diào)試結果驗證了本設計的有效性。

標簽： FPGA 寬帶數(shù)字接收機帶寬

上傳時間： 2013-11-03

上傳用戶：23333
基于FPGA的寬帶數(shù)字接收機變帶寬數(shù)字下變頻器設計

基于FPGA芯片Stratix II EP2S60F672C4設計了一個適用于寬帶數(shù)字接收機的帶寬可變的數(shù)字下變頻器（VB-DDC）。該VB-DDC結合傳統(tǒng)數(shù)字下變頻結構與多相濾波結構的優(yōu)點，實現(xiàn)了對輸入中頻信號的高效高速處理，同時可以在較大范圍內(nèi)對信號處理帶寬靈活配置。硬件調(diào)試結果驗證了本設計的有效性。

標簽： FPGA 寬帶數(shù)字接收機帶寬

上傳時間： 2013-10-13

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上傳時間： 2013-12-21

上傳用戶：84425894
正點原子高速無線調(diào)試器用戶資料

1 產(chǎn)品簡介1.1 產(chǎn)品特點下載速度快，超越 JLINK V8，接近 JLINK V9采用 2.4G 無線通信，自動跳頻支持 1.8V~5V 設備，自動檢測支持 1.8V/3.3V/5V 電源輸出，上位機設置支持目標板取電/給目標板供電支持 MDK/IAR 編譯器，無需驅(qū)動，不丟固件支持 Cortex M0/M1/M3/M4/M7 等內(nèi)核 ARM 芯片支持仿真調(diào)試，支持代碼下載、支持虛擬串口提供 20P 標準 JTAG 接口、提供 4P 簡化 SWD 接口支持 XP/WIN7/WIN8/WIN10 等操作系統(tǒng)尺寸小巧，攜帶方便1.2 基本參數(shù)產(chǎn)品名稱 ATK-HSWLDBG 高速無線調(diào)試器產(chǎn)品型號 ATK-HSWLDBG支持芯片 ARM Cortex M0/M1/M3/M4/M7 全系列通信方式 USB（免驅(qū)）仿真接口 JTAG、SWD支持編譯器 MDK、IAR串口速度 10Mbps（max）燒錄速度 10M通信距離 ≥10MTX 端工作電壓 5V（USB 供電）TX 端工作電流 151mARX 端工作電壓 3.3V/5V(USB 或者 JTAG 或者 SWD 供電)RX 端工作電流 132mA@5V工作溫度 -40℃~+85℃尺寸 66.5mm*40mm*17mm1.3 產(chǎn)品實物圖圖發(fā)送端圖接收端圖接收端接口輸出電壓示意圖，所有標注 GND 的引腳均為地線1.4 接線示意圖高速無線調(diào)試器發(fā)送端，接線圖：高速無線調(diào)試器接收端，JTAG/SWD 接口供電，接線示意圖：高速無線調(diào)試器接收端，USB 接口供電，接線示意圖：1.5 高速無線調(diào)試器工作原理示意圖電腦端高速無線調(diào)試器發(fā)送端 USB 接口目標 MCU 高速無線調(diào)試器接收端 JTAG/SWD 接口目標 MCU 高速無線調(diào)試器接收端5V 電源JTAG/SW 接口 USB 接口高速無線調(diào)試器JTAG/SW 接口目標 MCU 高速無線調(diào)試器接收端USB 接口電腦端高速無線調(diào)試器發(fā)送端無線模塊無線模塊2、MDK 配置教程注意：低版本 MDK 對高速無線調(diào)試器的支持不完善，推薦 MDK5.23及以上版本。MDK5.23~MDK5.26 對高速 DAP 的支持都有 bug，必須打補丁。參考“mdk 補丁”文件夾下的相關文檔解決。SWD 如果接3 線，請查看第 10 章，常見問題 1。要提高速度，參考 4.2 節(jié)配置無線參數(shù)為大包模式。如果無線通信不穩(wěn)定，參考常見問題 4。

標簽： 高速無線調(diào)試器

上傳時間： 2022-06-04

上傳用戶：d1997wayne
基于FPGA的無線接收機下變頻器的設計與實現(xiàn)

隨著無線通信的應用日益廣泛，無線通信系統(tǒng)的種類也越來越繁雜，但是由于不同通信系統(tǒng)的工作頻段、調(diào)制方式、通信協(xié)議等原理結構上存在差異而極大限制了不同系統(tǒng)之間的互通。軟件無線電擺脫了硬件體系結構的束縛，成為解決不同通信體制之間互操作問題和開展多種通信業(yè)務的最佳途徑，具有巨大的商業(yè)和軍事價值，被喻為無線電通信領域一次新的技術革命。本文首先回顧了軟件無線電的提出和發(fā)展現(xiàn)狀，然后論述了軟件無線電的基本理論和數(shù)學模型。在此理論和模型的基礎上，設計了軟件無線電接收機的硬件平臺。該平臺包括射頻部分、中頻處理部分和基帶處理部分。射頻部分由天線和無線接收機組成；中頻部分先將接收機輸出的模擬信號數(shù)字化，然后再通過FPGA實現(xiàn)下變頻；基帶部分主要由DSP和嵌入式系統(tǒng)組成，完成解調(diào)、同步等處理并可以進行一些其他的應用。其中的嵌入式系統(tǒng)的主處理器是基于ARM7-TDMI內(nèi)核的LPC2200芯片，為了實現(xiàn)開發(fā)的方便在此芯片上移植了uC/OS-Ⅱ嵌入式時實內(nèi)核。軟件無線電接收機是一個很龐大的體系，其中的數(shù)字下變頻器DDC是一個非常關鍵的組成部分，在這部分中可方便的對接收頻段、濾波器特性等進行編程控制，極大的提高了通信設備的性能和靈活性，因此本文的重點在于數(shù)字下變頻器的設計與實現(xiàn)。實現(xiàn)下變頻的方法有很多種，由于FPGA在速度和靈活性上的優(yōu)勢，其應用也越來越廣泛，因此主要采用了居于領導地位的XILINX公司的SPATAN-Ⅱ芯片來實現(xiàn)數(shù)字下變頻的功能。

標簽： FPGA 無線接收機下變頻

上傳時間： 2013-04-24

上傳用戶：mfhe2005
高速Viterbi譯碼器的FPGA實現(xiàn)

本文提出了一種高速Viterbi譯碼器的FPGA實現(xiàn)方案。這種Viterbi譯碼器的設計方案既可以制成高性能的單片差錯控制器，也可以集成到大規(guī)模ASIC通信芯片中，作為全數(shù)字接收的一部分。本文所設計的Viterbi譯碼器采用了基四算法，與基二算法相比，其譯碼速率在理論上約提升一倍。加一比一選單元是Viterbi譯碼器最主要的瓶頸所在，本文在加一比一選模塊中采用了全并行結構的設計方法，這種方法雖然增加了硬件的使用面積，卻有效的提高了譯碼器的速率。在幸存路徑管理部分采用了兩路并行回溯的設計方法，與寄存器交換法相比，回溯算法更適用于FPGA開發(fā)設計。為了提高譯碼性能，減小譯碼差錯，本文采用較大譯碼深度的回溯算法以保證幸存路徑進行合并。實現(xiàn)了基于FPGA的誤碼測試儀，在FPGA內(nèi)部完成誤碼驗證和誤碼計數(shù)的工作。與基于軟件實現(xiàn)譯碼過程的DSP芯片不同，F(xiàn)PGA芯片完全采用硬件平臺對Viterbi譯碼器加以實現(xiàn)，這使譯碼速率得到很大的提升。針對于具體的FPGA硬件實現(xiàn)，本文采用了硬件描述語言VHDL來完成設計。通過對譯碼器的綜合仿真和FPGA實現(xiàn)驗證了該方案的可行性。譯碼器的最高譯碼輸出速率可以達到60Mbps。

標簽： Viterbi FPGA 譯碼器

上傳時間： 2013-04-24

上傳用戶：181992417
基于FPGA技術的星載高速復接器設計

隨著空間科學任務的增加,需要處理的空間科學數(shù)據(jù)量激增,要求建立一個高速的空間數(shù)據(jù)連接網(wǎng)絡.高速復接器作為空間飛行器星上網(wǎng)絡的關鍵設備,其性能對整個空間數(shù)據(jù)網(wǎng)絡的性能起著重要影響.該文闡述了利用先入先出存儲器FIFO進行異步速率調(diào)整,應用VHDL語言和可編程門陣列FPGA技術,對多個信號源數(shù)據(jù)進行數(shù)據(jù)打包、信道選通調(diào)度和多路復接的方法.設計中,用VHDL語言對高速復接器進行行為級建模,為了驗證這個模型,首先使用軟件進行仿真,通過編寫testbench程序模擬FIFO的動作特點,對程序輸入信號進行仿真,在軟件邏輯仿真取得預期結果后,繼續(xù)設計硬件電路,設計出的實際電路實現(xiàn)了將來自兩個不同速率的信源數(shù)據(jù)(1394總線數(shù)據(jù)和1553B總線數(shù)據(jù))復接成一路符合CCSDS協(xié)議的位流業(yè)務數(shù)據(jù).在實驗調(diào)試中對FPGA的輸出數(shù)據(jù)進行檢驗,同時對設計方法進行驗證.驗證結果完全符合設計目標.應用硬件可編程邏輯芯片F(xiàn)PGA設計高速復接器,大幅度提高了數(shù)據(jù)的復接速率,可應用于未來的星載高速數(shù)據(jù)系統(tǒng)中,能夠完成在軌系統(tǒng)的數(shù)據(jù)復接任務.

標簽： FPGA 星載復接器

上傳時間： 2013-07-17

上傳用戶：wfl_yy