本課題是國家自然科學(xué)基金重點資助項目“微型燃?xì)廨啓C(jī)一高速發(fā)電機(jī)分布式發(fā)電與能量轉(zhuǎn)換系統(tǒng)研究”(50437010)的部分研究內(nèi)容。高速電機(jī)的體積小、功率密度大和效率高，正在成為電機(jī)領(lǐng)域的研究熱點之一。高速電機(jī)的主要特點有兩個：一是轉(zhuǎn)子的高速旋轉(zhuǎn)，二是定子繞組電流和鐵心中磁通的高頻率，由此決定了不同于普通電機(jī)的高速電機(jī)特有的關(guān)鍵技術(shù)。本文針對高速永磁電機(jī)的機(jī)械與電磁特性及其關(guān)鍵技術(shù)進(jìn)行了深入地研究，主要包括以下內(nèi)容： 首先，進(jìn)行了高速永磁電機(jī)轉(zhuǎn)子的結(jié)構(gòu)設(shè)計與強(qiáng)度分析。根據(jù)永磁體抗壓強(qiáng)度遠(yuǎn)大于抗拉強(qiáng)度的特點，提出了一種采用整體永磁體外加非導(dǎo)磁高強(qiáng)度合金鋼護(hù)套的新型轉(zhuǎn)子結(jié)構(gòu)。永磁體與護(hù)套之間采用過盈配合，用護(hù)套對永磁體施加的靜態(tài)預(yù)壓力抵消高速旋轉(zhuǎn)離心力產(chǎn)生的拉應(yīng)力，使永磁體高速旋轉(zhuǎn)時仍承受一定的壓應(yīng)力，從而保證永磁轉(zhuǎn)子的安全運(yùn)行。基于彈性力學(xué)厚壁筒理論與有限元接觸理論，建立了新型高速永磁轉(zhuǎn)子應(yīng)力計算模型，確定了護(hù)套和永磁體之間的過盈量，計算了永磁體和護(hù)套中的應(yīng)力分布。該種轉(zhuǎn)子結(jié)構(gòu)和強(qiáng)度計算方法已應(yīng)用于高速永磁電機(jī)的樣機(jī)設(shè)計。 其次，進(jìn)行了高速永磁轉(zhuǎn)子的剛度分析和磁力軸承—轉(zhuǎn)子系統(tǒng)的臨界轉(zhuǎn)速計算。基于電磁場理論分析了磁力軸承支承的各向同性，利用氣隙靜態(tài)偏置磁通密度計算了磁力軸承的線性支承剛度，在對高速電機(jī)轉(zhuǎn)子結(jié)構(gòu)離散化的基礎(chǔ)上建立了磁力軸承—轉(zhuǎn)子系統(tǒng)的動力學(xué)方程，采用有限元法計算了高速永磁電機(jī)轉(zhuǎn)子的臨界轉(zhuǎn)速。利用該計算方法設(shè)計的1臺采用磁力軸承的高速電機(jī)，已成功實現(xiàn)60000r/min的運(yùn)行。 再次，進(jìn)行了高速永磁電機(jī)的定子設(shè)計，提出了一種新型環(huán)形繞組結(jié)構(gòu)。環(huán)型繞組線圈的下層邊放在定子鐵心的6個槽中，而上層邊分布在定子鐵心軛部外緣的24個槽中，不但增加了定子表面的通風(fēng)散熱面積，使冷卻氣流直接冷卻定子繞組，更為重要的是，解決了傳統(tǒng)2極電機(jī)繞組端部軸向過長的難題，使轉(zhuǎn)子軸向長度大為縮短，從而增加了高速永磁電機(jī)轉(zhuǎn)子系統(tǒng)的剛度。 然后，采用場路耦合以及解析與實驗相結(jié)合的方法，分析計算了高速永磁電機(jī)的損耗和溫升，并對高速永磁發(fā)電機(jī)的電磁特性進(jìn)行了仿真。高速電機(jī)的優(yōu)點是體積小和功率密度大，然而隨之而來的缺點是單位體積的損耗大，以及因散熱面積小造成的散熱困難。損耗和溫升的準(zhǔn)確計算對高速電機(jī)的安全運(yùn)行至關(guān)重要。為了準(zhǔn)確計算高速電機(jī)的高頻鐵耗，對定子鐵心所采用的各向異性冷軋電工鋼片制作的試件，進(jìn)行了不同頻率和不同軋制方向的導(dǎo)磁性能和損耗系數(shù)測定。然后采用場路耦合的方法，分析計算了高速電機(jī)的定子鐵耗和銅耗、轉(zhuǎn)子護(hù)套和永磁體內(nèi)的高頻附加損耗以及轉(zhuǎn)子表面的風(fēng)磨損耗。在損耗分析的基礎(chǔ)上，計算了高速電機(jī)的溫升。最后，設(shè)計制造了一臺額定轉(zhuǎn)速為60000r/min的高速永磁電機(jī)試驗樣機(jī)，并進(jìn)行了初步的試驗研究。測量了電機(jī)在不同轉(zhuǎn)速下空載運(yùn)行時的定、轉(zhuǎn)子溫升及定子繞組的反電動勢波形。通過與仿真結(jié)果的對比，部分驗證了高速永磁電機(jī)理論分析和設(shè)計方法的正確性。在此基礎(chǔ)上，提出一種高速永磁電機(jī)的改進(jìn)設(shè)計方案，為進(jìn)一步的研究工作打下了基礎(chǔ)。
上傳時間： 2013-04-24
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隨著電力電子技術(shù)的發(fā)展，高速永磁無刷直流電機(jī)應(yīng)用前景越來越廣闊，有較大的研究價值，對其電磁性能進(jìn)行準(zhǔn)確的分析和設(shè)計具有重要的經(jīng)濟(jì)價值和理論意義。本文主要是圍繞著永磁無刷直流電機(jī)，尤其是高速永磁電機(jī)的磁路、電路性能的分析、鐵耗和溫升的計算、優(yōu)化設(shè)計、控制系統(tǒng)和樣機(jī)制造和實驗等做了大量的工作： 對電機(jī)的磁路進(jìn)行分析設(shè)計：從磁路結(jié)構(gòu)入手，分析了定子鐵芯、轉(zhuǎn)子鐵芯和永磁體的各種結(jié)構(gòu)優(yōu)劣及其選型、選材的根據(jù)；講述了場路結(jié)合的分析計算方法；給出了極數(shù)、槽數(shù)、繞組、轉(zhuǎn)子參數(shù)、定子參數(shù)和軸承的參數(shù)確定方法。 對永磁無刷直流電機(jī)的電路進(jìn)行分析：從電機(jī)磁場分析入手，根據(jù)齒磁通分析計算了電樞繞組的感應(yīng)電動勢；根據(jù)此電動勢的波形，推導(dǎo)了三相六狀態(tài)控制時，電動勢的電路計算模型，重點推導(dǎo)了電動勢平頂寬度小于120度電角度時的電路模型，指出換相前電流波形出現(xiàn)尖峰脈沖的原因，該模型考慮了電感對高速電機(jī)性能的影響；給出了基于能量攝動法計算繞組電感的方法。 高速永磁無刷直流電機(jī)內(nèi)的損耗尤其是鐵耗較大，根據(jù)經(jīng)驗系數(shù)來計算鐵耗的傳統(tǒng)方法已顯得力不從心，如何準(zhǔn)確計算高速永磁無刷直流電機(jī)內(nèi)的鐵耗是困擾電機(jī)工作者的一個難題，本文根據(jù)Bertotti鐵耗分立計算模型，進(jìn)一步推導(dǎo)了考慮電機(jī)內(nèi)旋轉(zhuǎn)磁化對鐵耗的影響的鐵耗計算模型，其各項損耗系數(shù)是由鐵芯材料在交變磁化條件下的損耗數(shù)據(jù)通過回歸計算得到。通過實際電機(jī)的計算和實驗測試，表明此計算模型有較高的準(zhǔn)確度。隨著電機(jī)內(nèi)損耗的增大，溫升也是一個重要問題，為了了解電機(jī)內(nèi)的溫度分部，防止局部過熱，本文建立了基于熱網(wǎng)絡(luò)法永磁無刷直流電機(jī)的溫升計算模型，并對電機(jī)進(jìn)行了溫升計算，計算結(jié)果和實際測量基本一致。 本文確立了永磁無刷直流電機(jī)的電磁計算方法，建立了優(yōu)化設(shè)計的數(shù)學(xué)模型，編制了程序，用遺傳算法成功地對高速永磁無刷直流電機(jī)的效率進(jìn)行了優(yōu)化，給出了優(yōu)化算例，并做出樣機(jī)，通過對優(yōu)化前后的方案做出樣機(jī)并進(jìn)行比較實驗，優(yōu)化后測量損耗有了較大的減小。 對永磁無刷直流電機(jī)控制系統(tǒng)中的幾個關(guān)鍵問題進(jìn)行了研究：位置檢測技術(shù)、三相逆變電路中的功率管壓降和控制系統(tǒng)換相角問題，它們都對電機(jī)的性能有很大的影響。本文著重分析了霍爾位置傳感器原理、選型及在電機(jī)中的安裝應(yīng)用；功率管壓降對起動電流、功率的影響問題；控制系統(tǒng)提前或滯后換相對電機(jī)電流，輸出性能的影響，提出適當(dāng)提前換相有利于電機(jī)出力。 做出永磁無刷直流電機(jī)樣機(jī)并進(jìn)行實驗研究，主要包括高速永磁無刷直流電機(jī)、內(nèi)置式永磁無刷直流電機(jī)、高壓永磁無刷直流電機(jī)的設(shè)計、性能分析、樣機(jī)制作、實驗分析等。建構(gòu)了對樣機(jī)進(jìn)行發(fā)電機(jī)測試、電動機(jī)測試、損耗測量的實驗平臺，通過在測試時使用假轉(zhuǎn)子的方法成功分離出了電機(jī)鐵耗和機(jī)械損耗，實驗測量結(jié)果和計算結(jié)果基本一致。 總之，通過對永磁無刷直流電機(jī)的磁路、電路及性能特性的分析研究，建立了一套永磁無刷直流電機(jī)的設(shè)計理論和分析方法，并通過樣機(jī)的制造和實驗，進(jìn)一步的驗證了這些理論和方法的準(zhǔn)確性，這對永磁無刷直流電機(jī)的設(shè)計和應(yīng)用有很好的參考價值。
標(biāo)簽： 無刷直流電機(jī) 性能分析
上傳時間： 2013-04-24
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隨著現(xiàn)代科學(xué)技術(shù)的迅速發(fā)展和人們對數(shù)據(jù)采集技術(shù)要求的日益提 高，近年來數(shù)據(jù)采集技術(shù)得到了長足的發(fā)展，主要表現(xiàn)為精度越來越高， 傳輸?shù)乃俣仍絹碓娇臁５歉鞣N基于ISA、PCI 等總線的數(shù)據(jù)采集系統(tǒng)存 在著安裝麻煩、受計算機(jī)插槽數(shù)量、地址、中斷資源的限制、可擴(kuò)展性 差等缺陷，嚴(yán)重的制約了它們的應(yīng)用范圍。USB 總線的出現(xiàn)很好的解決了 上述問題，它是1995 年INTEL、NEC、MICROSOFT、IBM 等公司為解決傳 統(tǒng)總線的不足而推出的一種新型串行通信標(biāo)準(zhǔn)。為了適應(yīng)高速傳輸?shù)男?要，2004 年4月，這些公司在原來1.1 協(xié)議的基礎(chǔ)上制定了USB2.0 傳輸 協(xié)議，使傳輸速度達(dá)到了480Mb/s。該總線具有安裝方便、高帶寬、易擴(kuò) 展等優(yōu)點，已經(jīng)逐漸成為現(xiàn)代數(shù)據(jù)采集傳輸?shù)陌l(fā)展趨勢。 以高速數(shù)字信號處理器（DSPs）為基礎(chǔ)的實時數(shù)字信號處理技術(shù)近 年來發(fā)展迅速，并獲得了廣泛的應(yīng)用。TMS320C6713 是德州儀器公司 （ Texas Instrument ） 推出的浮點DSPs ， 其峰值處理能力達(dá)到了 1350MFLOPS，是目前國際上性能最高的DSPs 之一。同時該DSPs 接口豐 富，擴(kuò)展能力強(qiáng)，非常適合于做主控芯片。 基于TMS320C6713 和USB2.0，本文設(shè)計了一套多路實時信號采集系 統(tǒng)。該設(shè)計充分利用了高速數(shù)字信號處理器TMS320C6713 和USB 芯片 CY7C68001 的各種優(yōu)點，實現(xiàn)了傳輸速度快，采樣精度高，易于擴(kuò)展，接口簡單的特點。在本文中詳細(xì)討論了各種協(xié)議和功能模塊的設(shè)計。本文 的設(shè)計主要分為硬件部分和軟件部分，其中硬件部分包括模擬信號輸入 模塊，AD 數(shù)據(jù)采集模塊，USB 模塊，所有的硬件模塊都在TMS320C6713 的協(xié)調(diào)控制下工作，軟件部分包括DSP 程序和PC 端程序設(shè)計。總的設(shè)計 思想是以TMS320C6713為核心，通過AD 轉(zhuǎn)換，將采集的數(shù)據(jù)傳送給 TMS320C6713 進(jìn)行數(shù)據(jù)處理，并將處理后的數(shù)據(jù)經(jīng)過USB 接口傳送到上位 機(jī)。
上傳時間： 2013-04-24
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電子功能模件是機(jī)電產(chǎn)品的基本組成部分，其水平高低直接決定整個機(jī)電產(chǎn)品的工作質(zhì)量。當(dāng)前PCB自動測試系統(tǒng)大多為歐美產(chǎn)品，價格相當(dāng)昂貴，遠(yuǎn)遠(yuǎn)超出我國中小電子企業(yè)的承受能力。為了提高我國中小企業(yè)電子設(shè)備的競爭力，本課題研發(fā)了適合于我國中小企業(yè)、價格低廉、使用方便的PCB路內(nèi)測試系統(tǒng)。 本文首先詳細(xì)介紹了PCB各種檢測技術(shù)的原理和特點，然后根據(jù)本課題面向的用戶群和他們對PCB測試的需求，組建PCB內(nèi)測試系統(tǒng)。本系統(tǒng)基于虛擬儀器設(shè)計思想，以PCB上模擬電子器件、組合邏輯電路及由其構(gòu)成的功能模塊等為被測對象，包括路內(nèi)測試儀、邏輯分析單元、信號發(fā)生器、高速數(shù)據(jù)采集器、多路通道掃描器及針床。其中：路內(nèi)測試儀對不同被測對象選擇不同測試方法，采用電位隔離法實現(xiàn)了被測對象與PCB上其他元器件的隔離，并采用自適應(yīng)測試方法提高測試結(jié)果的準(zhǔn)確度。邏輯分析單元主要采用反向驅(qū)動技術(shù)測試常見的組合邏輯電路。信號發(fā)生器能同時產(chǎn)生兩路正弦波、方波、斜波、三角波等常用波形。數(shù)據(jù)采集器能同時采集四路信號，以USB接口與主機(jī)通訊。多路通道掃描器采用小型繼電器陣列來實現(xiàn)，可擴(kuò)展性好。針床采用新型夾具，既保證接觸性能，又不至破壞觸點。 實踐表明，本系統(tǒng)能對常用電子功能模件進(jìn)行自動測試，基本達(dá)到了預(yù)期目標(biāo)。
標(biāo)簽： PCB 故障診斷 測試系統(tǒng)
上傳時間： 2013-06-06
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隨著現(xiàn)代DSP、FPGA等數(shù)字芯片的信號處理能力不斷提高，基于軟件無線電技術(shù)的現(xiàn)代通信與信息處理系統(tǒng)也得到了更為廣泛的應(yīng)用。軟件無線電的基本思想是以一個通用、標(biāo)準(zhǔn)、模塊化的硬件系統(tǒng)作為其應(yīng)用平臺，把盡可能多的無線及個人通信和信號處理的功能用軟件來實現(xiàn)，從而將無線通信新系統(tǒng)、新產(chǎn)品的開發(fā)逐步轉(zhuǎn)移到軟件上來。另一方面，現(xiàn)代信號處理系統(tǒng)對數(shù)據(jù)的處理速度、處理精度和動態(tài)范圍的要求也越來越高，需要每秒完成幾千萬到幾百億次運(yùn)算。因此研制具備高速實時信號處理能力的通用硬件平臺越來越受到業(yè)界的重視。 @@ 目前的高速實時信號處理系統(tǒng)一般均采用DSP+FPGA的架構(gòu)，其中DSP主要負(fù)責(zé)完成系統(tǒng)通信和基帶信號處理算法，而FPGA主要完成信號預(yù)處理等前端算法，并提供系統(tǒng)常用的各種外部接口邏輯。本文的主要工作就在于完成通用型高速實時信號處理系統(tǒng)的FPGA軟件設(shè)計。 @@ 本文提出了一種基于多DSP與FPGA的通用高速實時信號處理系統(tǒng)的架構(gòu)。綜合考慮各方面因素，作者選擇使用兩片ADSP-TS201浮點DSP以混合耦合模型構(gòu)成系統(tǒng)信號處理核心；以Xilinx公司最新的高性能FPGA Virtex-5系列的XC5VLX50T提供系統(tǒng)所需的各種接口，包括與ADSP-TS201的高速Linkport接口以及SPI、UART、SPORT等常用外設(shè)接口。此外，作者還選擇了ADSP-BF533定點DSP加入系統(tǒng)當(dāng)中以擴(kuò)展系統(tǒng)音視頻信號處理能力，體現(xiàn)系統(tǒng)的通用性。 @@ 基于FPGA的嵌入式系統(tǒng)設(shè)計正逐漸成為現(xiàn)代FPGA應(yīng)用的一個熱點。結(jié)合課題需要，作者以Xilinx公司的MicroBlze軟核處理器為核心在Virtex-5片內(nèi)設(shè)計了一個嵌入式系統(tǒng)，完成了對CF卡、DDR2 SDRAM存儲器的讀寫控制，并利用片內(nèi)集成的三態(tài)以太網(wǎng)MAC硬核模塊，實現(xiàn)了系統(tǒng)與上位PC機(jī)之間的以太網(wǎng)通信鏈路。此外，為擴(kuò)展系統(tǒng)功能，適應(yīng)未來可能的軟件升級，進(jìn)一步提高系統(tǒng)的通用性，還將嵌入式實時操作系統(tǒng)μC/OS-II移植到MicroBlaze處理器上。 @@ 最后，作者介紹了基于Xilinx RocketIO GTP收發(fā)器的高速串行傳輸設(shè)計的關(guān)鍵技術(shù)和基本的設(shè)計方法，充分體現(xiàn)了目前高速實時信號處理系統(tǒng)的發(fā)展要求和趨勢。 @@關(guān)鍵詞：高速實時信號處理；FPGA；Virtex-5；嵌入式系統(tǒng)；MicroBlaze
標(biāo)簽： FPGA 實時信號 處理系統(tǒng)
上傳時間： 2013-05-17
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高速大容量數(shù)據(jù)采集存儲技術(shù)在通信、航天、氣象、雷達(dá)等多個領(lǐng)域中擁有著廣泛應(yīng)用。各領(lǐng)域科技與信息技術(shù)不斷發(fā)展，對數(shù)據(jù)的采集和傳輸速率要求越來越高，對數(shù)據(jù)存儲的速度和容量要求也越來越高。高速數(shù)據(jù)存儲主要包括存儲介質(zhì)選取、存儲器控制、數(shù)據(jù)存儲和總線應(yīng)用等，如何實時、高速、連續(xù)大量地采集存儲數(shù)據(jù)是一個關(guān)鍵性問題。 本文設(shè)計了一種基于FPGA控制的高速數(shù)據(jù)采集存儲系統(tǒng)。該系統(tǒng)選用符合ATA-6規(guī)范的IDE硬盤作為數(shù)據(jù)存儲介質(zhì)，采用RAID0配置的磁盤陣列形式，并配合板載的128MB內(nèi)存實現(xiàn)對數(shù)據(jù)的高速大容量穩(wěn)定存儲。 該磁盤陣列同時管理五個IDE硬盤，平均數(shù)據(jù)流達(dá)到250MB/s，峰值傳輸速率達(dá)到500MB/s，也可以擴(kuò)展更多硬盤構(gòu)成大容量的磁盤陣列。系統(tǒng)采用PCI-9054橋芯片與計算機(jī)連接，可同時存儲四路AD數(shù)據(jù)，可以通過人機(jī)交互界面實時監(jiān)控數(shù)據(jù)采集情況，在計算機(jī)上實現(xiàn)整個磁盤陣列的實時控制。
標(biāo)簽： FPGA 高速數(shù)據(jù) 采集
上傳時間： 2013-06-14
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隨著計算機(jī)技術(shù)的突飛猛進(jìn)以及移動通訊技術(shù)在日常生活中的不斷深入，數(shù)據(jù)采集不斷地向多路、高速、智能化的方向發(fā)展。本文針對此需求，實現(xiàn)了一種應(yīng)用FPGA的多路、高速的數(shù)據(jù)采集系統(tǒng)，從而為測量儀器提供良好的采集數(shù)據(jù)。 本文設(shè)計了一種基于AD+FPGA+DSP的多路數(shù)據(jù)采集處理系統(tǒng)，針對此系統(tǒng)設(shè)計了基于AD9446的模數(shù)轉(zhuǎn)換采集板，再將模數(shù)轉(zhuǎn)換采集板的數(shù)據(jù)傳送至基于FPGA的采集控制模塊進(jìn)行數(shù)據(jù)的壓縮以及緩沖存儲，最后由DSP調(diào)入數(shù)據(jù)進(jìn)行數(shù)據(jù)的處理。本文的設(shè)計主要分為兩部分，一部分為模數(shù)轉(zhuǎn)換采集板的設(shè)計與調(diào)試，另一部分為采集控制模塊的設(shè)計與仿真。 經(jīng)設(shè)計與調(diào)試，模數(shù)轉(zhuǎn)換模塊可為系統(tǒng)提供穩(wěn)定可靠的數(shù)據(jù)，能穩(wěn)定工作在百兆的頻率下；采集控制模塊能實時地完成數(shù)據(jù)壓縮與數(shù)據(jù)緩沖，并能通過時鐘管理模塊來控制前端AD的采樣，該模塊也能穩(wěn)定工作在百兆的頻率下。該系統(tǒng)為多路、高速的數(shù)據(jù)采集系統(tǒng)，并能穩(wěn)定工作，從而能滿足電子測量儀器的要求。關(guān)鍵詞：數(shù)據(jù)采集；FPGA；AD9446
標(biāo)簽： FPGA 高速數(shù)據(jù) 采集
上傳時間： 2013-06-04
上傳用戶：zzy7826
高級數(shù)據(jù)鏈路控制規(guī)程，是由ISO開發(fā)，面向比特的數(shù)據(jù)鏈路層協(xié)議，具有差錯檢測功能強(qiáng)大、高效和同步傳輸?shù)牡忍攸c，是通信領(lǐng)域中應(yīng)用最廣泛的協(xié)議之一。隨著大規(guī)模電路的集成度和工藝水平不斷提高，ARM處理器上的高級數(shù)據(jù)鏈路控制器外設(shè)，幾乎涵蓋了HDLC規(guī)程常用的大部分子集。利用ARM芯片對HDLC通信過程進(jìn)行控制，將具有成本低廉、靈活性好、便于擴(kuò)展為操作系統(tǒng)下的應(yīng)用程序等優(yōu)點。本文在這一背景下，提出了在ARM下實現(xiàn)鏈路層傳輸?shù)姆桨福诜桨钢袑崿F(xiàn)了基于HDLC協(xié)議子集的簡單協(xié)議。 本文以嵌入式的高速發(fā)展為背景，對基于ARM核微處理器的鏈路層通信規(guī)程進(jìn)行研究，闡述了HDLC幀的結(jié)構(gòu)、特點和工作原理，提出了在ARM芯片上實現(xiàn)HDLC規(guī)程的兩種方法，同時給出其設(shè)計方案、關(guān)鍵代碼和調(diào)試方法。其中，重點對無操作系統(tǒng)時中斷模式下，以及基于操作系統(tǒng)時ARM芯片上實現(xiàn)HDLC規(guī)程的方法進(jìn)行了探討設(shè)計。
標(biāo)簽： ARM 高級數(shù)據(jù)鏈路控制規(guī)程
上傳時間： 2013-08-04
上傳用戶：時代將軍
隨著電信數(shù)據(jù)傳輸對速率和帶寬的要求變得越來越迫切,原有建成的網(wǎng)絡(luò)是基于話音傳輸業(yè)務(wù)的網(wǎng)絡(luò),已不能適應(yīng)當(dāng)前的需求.而建設(shè)新的寬帶網(wǎng)絡(luò)需要相當(dāng)大的投資且建設(shè)工期長,無法滿足特定客戶對高速數(shù)據(jù)傳輸?shù)慕谛枨?反向復(fù)用技術(shù)是把一個單一的高速數(shù)據(jù)流在發(fā)送端拆散并放在兩個或者多個低速數(shù)據(jù)鏈路上進(jìn)行傳輸,在接收端再還原為高速數(shù)據(jù)流.該文提出一種基于FPGA的多路E1反向復(fù)用傳輸芯片的設(shè)計方案,使用四個E1構(gòu)成高速數(shù)據(jù)的透明傳輸通道,支持E1線路間最大相對延遲64ms,通過鏈路容量調(diào)整機(jī)制,可以動態(tài)添加或刪除某條E1鏈路,實現(xiàn)靈活、高效的利用現(xiàn)有網(wǎng)絡(luò)實現(xiàn)視頻、數(shù)據(jù)等高速數(shù)據(jù)的傳輸,能夠節(jié)省帶寬資源,降低成本,滿足客戶的需求.系統(tǒng)分為發(fā)送和接收兩部分.發(fā)送電路實現(xiàn)四路E1的成幀操作,數(shù)據(jù)拆分采用線路循環(huán)與幀間插相結(jié)合的方法,A路插滿一幀(30時隙)后,轉(zhuǎn)入B路E1間插數(shù)據(jù),依此類推,循環(huán)間插所有的數(shù)據(jù).接收電路進(jìn)行HDB3解碼,幀同步定位(子幀同步和復(fù)幀同步),線路延遲判斷,FIFO和SDRAM實現(xiàn)多路數(shù)據(jù)的對齊,最后按照約定的高速數(shù)據(jù)流的幀格式輸出數(shù)據(jù).整個數(shù)字電路采用Verilog硬件描述語言設(shè)計,通過前仿真和后仿真的驗證.以30萬門的FPGA器件作為硬件實現(xiàn),經(jīng)過綜合和布線,特別是寫約束和增量布線手動調(diào)整電路的布局,降低關(guān)鍵路徑延時,最終滿足設(shè)計要求.
標(biāo)簽： FPGA 多路 傳輸 片的設(shè)計
上傳時間： 2013-07-16
上傳用戶：asdkin
本文提出了一種高速Viterbi譯碼器的FPGA實現(xiàn)方案。這種Viterbi譯碼器的設(shè)計方案既可以制成高性能的單片差錯控制器，也可以集成到大規(guī)模ASIC通信芯片中，作為全數(shù)字接收的一部分。 本文所設(shè)計的Viterbi譯碼器采用了基四算法，與基二算法相比，其譯碼速率在理論上約提升一倍。加一比一選單元是Viterbi譯碼器最主要的瓶頸所在，本文在加一比一選模塊中采用了全并行結(jié)構(gòu)的設(shè)計方法，這種方法雖然增加了硬件的使用面積，卻有效的提高了譯碼器的速率。在幸存路徑管理部分采用了兩路并行回溯的設(shè)計方法，與寄存器交換法相比，回溯算法更適用于FPGA開發(fā)設(shè)計。為了提高譯碼性能，減小譯碼差錯，本文采用較大譯碼深度的回溯算法以保證幸存路徑進(jìn)行合并。實現(xiàn)了基于FPGA的誤碼測試儀，在FPGA內(nèi)部完成誤碼驗證和誤碼計數(shù)的工作。 與基于軟件實現(xiàn)譯碼過程的DSP芯片不同，F(xiàn)PGA芯片完全采用硬件平臺對Viterbi譯碼器加以實現(xiàn)，這使譯碼速率得到很大的提升。針對于具體的FPGA硬件實現(xiàn)，本文采用了硬件描述語言VHDL來完成設(shè)計。通過對譯碼器的綜合仿真和FPGA實現(xiàn)驗證了該方案的可行性。譯碼器的最高譯碼輸出速率可以達(dá)到60Mbps。
上傳時間： 2013-04-24
上傳用戶：181992417
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