本資料是關(guān)于Nexys3板卡的培訓(xùn)資料。Nexys 開(kāi)發(fā)板是基于最新技術(shù)Spartan-6 FPGA的數(shù)字系統(tǒng)開(kāi)發(fā)平臺(tái)。它擁有48M字節(jié)的外部存儲(chǔ)器（包括2個(gè)非易失性的相變存儲(chǔ)器），以及豐富的I/O器件和接口，可以適用于各式各樣的數(shù)字系統(tǒng)。 板上自帶AdeptTM高速USB2接口可以為開(kāi)發(fā)板提供電源，也可以燒錄程序到FPGA，用戶(hù)數(shù)據(jù)的傳輸速率可以達(dá)到38M字節(jié)/秒。 Nexys3開(kāi)發(fā)板可以通過(guò)添加一些低成本的外設(shè)Pmods （可以多達(dá)30幾個(gè)）和Vmods （最新型外設(shè)）來(lái)實(shí)現(xiàn)額外的功能，例如A/D和D/A轉(zhuǎn)換器，線(xiàn)路板，電機(jī)驅(qū)動(dòng)裝置，和實(shí)現(xiàn)裝置等等。另外，Nexys3完全兼容所有的賽靈思工具，包括免費(fèi)的WebPackTM，ChipscopeTM，EDKTM（嵌入式處理器設(shè)計(jì)套件），以及其他工具。 圖 Nexys3板卡介紹
上傳時(shí)間： 2013-10-09
上傳用戶(hù)：thing20
PowerSOPC-2C35核心板原理圖
標(biāo)簽： PowerSOPC 1.1 35 核心板
上傳時(shí)間： 2014-12-28
上傳用戶(hù)：zhanditian
本資料是關(guān)于Altera公司 Stratix V GX FPGA開(kāi)發(fā)板電路圖的資料。資料包括開(kāi)發(fā)板原理圖、PCB圖。
標(biāo)簽： Stratix Altera FPGA GX
上傳時(shí)間： 2014-01-22
上傳用戶(hù)：18707733937
AstroII-EVB-F1K(A)-L144開(kāi)發(fā)板用戶(hù)指南
標(biāo)簽： AstroII-EVB-F 144 開(kāi)發(fā)板 用戶(hù)
上傳時(shí)間： 2013-11-22
上傳用戶(hù)：zhichenglu
大容量高速實(shí)時(shí)數(shù)據(jù)存儲(chǔ)方案
上傳時(shí)間： 2013-11-18
上傳用戶(hù)：youke111
DE0開(kāi)發(fā)板用戶(hù)手冊(cè)
標(biāo)簽： DE0 開(kāi)發(fā)板 用戶(hù)手冊(cè)
上傳時(shí)間： 2014-12-28
上傳用戶(hù)：liu999666
開(kāi)發(fā)板引腳資料
標(biāo)簽： FPGA 開(kāi)發(fā)板
上傳時(shí)間： 2013-11-24
上傳用戶(hù)：啊颯颯大師的
fpga開(kāi)發(fā)板電路圖有10多種fpga開(kāi)發(fā)板電路圖，供下載。 Cyclone II EP2C20 原理圖.pdf
標(biāo)簽： fpga 開(kāi)發(fā)板 電路圖
上傳時(shí)間： 2014-05-25
上傳用戶(hù)：smallfish
ETL-002 FPGA開(kāi)發(fā)板是以Altera公司的最新系列Cyclone III中的3C10為主芯片，并提供了極為豐富的芯片外圍接口資源以及下載線(xiàn)，數(shù)據(jù)線(xiàn)以及資料光盤(pán)等。除了這些硬件外，我們還提供了十多個(gè)接口實(shí)驗(yàn)，并公開(kāi)了電路原理圖和實(shí)驗(yàn)的Verilog源代碼，以便于大家對(duì)照學(xué)習(xí)，并可以在該開(kāi)發(fā)板上進(jìn)行二次開(kāi)發(fā)。
標(biāo)簽： Cyclone Altera FPGA ETL
上傳時(shí)間： 2013-10-29
上傳用戶(hù)：1477849018@qq.com
為解決目前高速信號(hào)處理中的數(shù)據(jù)傳輸速度瓶頸以及傳輸距離的問(wèn)題，設(shè)計(jì)并實(shí)現(xiàn)了一種基于FPGA 的高速數(shù)據(jù)傳輸系統(tǒng)，本系統(tǒng)借助Altera Cyclone III FPGA 的LVDS I/O 通道產(chǎn)生LVDS 信號(hào)，穩(wěn)定地完成了數(shù)據(jù)的高速、遠(yuǎn)距離傳輸。系統(tǒng)所需的8B/10B 編解碼、數(shù)據(jù)時(shí)鐘恢復(fù)(CDR)、串/并行轉(zhuǎn)換電路、誤碼率計(jì)算模塊均在FPGA 內(nèi)利用VHDL 語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)，大大降低了系統(tǒng)互聯(lián)的復(fù)雜度和成本，提高了系統(tǒng)集成度和穩(wěn)定性。
上傳時(shí)間： 2013-10-30
上傳用戶(hù)：zhishenglu
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