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高速采樣

  • 高速數(shù)字設(shè)計(jì)中文版.rar

    高速數(shù)字設(shè)計(jì)中的圣經(jīng),也叫黑魔書。 這本書是專門為電路設(shè)計(jì)工程師寫的它主要描述了模擬電路原理在高速數(shù)字電路設(shè)計(jì)中的分析應(yīng)用。它告訴了大家在高速數(shù)字電路設(shè)計(jì)中遇到這些問題應(yīng)該怎么去解決。他詳細(xì)分析了這些問題產(chǎn)生的原因和過程。

    標(biāo)簽: 高速數(shù)字

    上傳時(shí)間: 2013-04-24

    上傳用戶:lht618

  • 高速PCB的地線布線設(shè)計(jì)

    本文針對(duì)高速PCB板信號(hào)接地設(shè)計(jì)中存在接地噪聲及電磁輻射等問題,提出了高速PCB接地模型,并從PCB設(shè)計(jì)中布線策略的分析和去耦電容的使用等幾個(gè)方面討論了解決高速PCB板的接地噪聲和電磁輻射問題的方法。

    標(biāo)簽: PCB 地線 布線設(shè)計(jì)

    上傳時(shí)間: 2013-04-24

    上傳用戶:jingfeng0192

  • 基于FPGA的高速采樣自適應(yīng)濾波系統(tǒng)的研究

    自適應(yīng)濾波器的硬件實(shí)現(xiàn)一直是自適應(yīng)信號(hào)處理領(lǐng)域研究的熱點(diǎn)。隨著電子技術(shù)的發(fā)展,數(shù)字系統(tǒng)功能越來越強(qiáng)大,對(duì)器件的響應(yīng)速度也提出更高的要求。 本文針對(duì)用通用DSP 芯片實(shí)現(xiàn)的自適應(yīng)濾波器處理速度低和用HDL語言編寫底層代碼用FPGA實(shí)現(xiàn)的自適應(yīng)濾波器開發(fā)效率低的缺點(diǎn),提出了一種基于DSP Builder系統(tǒng)建模的設(shè)計(jì)方法。以隨機(jī)2FSK信號(hào)作為研究對(duì)象,首先在matlab上編寫了LMS去噪自適應(yīng)濾波器的點(diǎn)M文件,改變自適應(yīng)參數(shù),進(jìn)行了一系列的仿真,對(duì)算法迭代步長、濾波器的階數(shù)與收斂速度和濾波精度進(jìn)行了研究,得出了最佳自適應(yīng)參數(shù),即迭代步長μ=0.0057,濾波器階數(shù)m=8,為硬件實(shí)現(xiàn)提供了參考。 然后,利用最新DSP Builder工具建立了基于LMS算法的8階2FSK信號(hào)去噪自適應(yīng)濾波器的模型,結(jié)合多種EDA工具,在EPFlOKl00EQC208-1器件上設(shè)計(jì)出了最高數(shù)據(jù)處理速度為36.63MHz的8階LMS自適應(yīng)濾波器,其速度是文獻(xiàn)[3]通過編寫底層VHDL代碼設(shè)計(jì)的8階自適應(yīng)濾波器數(shù)據(jù)處理速度7倍多,是文獻(xiàn)[50]采用DSP通用處理器TMS320C54X設(shè)計(jì)的8階自適應(yīng)濾波器處理速度25倍多,開發(fā)效率和器件性能都得到了大大地提高,這種全新的設(shè)計(jì)理念與設(shè)計(jì)方法是EDA技術(shù)的前沿與發(fā)展方向。 最后,采用異步FIFO技術(shù),設(shè)計(jì)了高速采樣自適應(yīng)濾波系統(tǒng),完成了對(duì)雙通道AD器件AD9238與自適應(yīng)濾波器的高速匹配控制,在QuartusⅡ上進(jìn)行了仿真,給出了系統(tǒng)硬件實(shí)現(xiàn)的原理框圖,并將采樣濾波控制器與異步FIF0集成到同一芯片上,既能有效降低高頻可能引起的干擾又降低了系統(tǒng)的成本。

    標(biāo)簽: FPGA 高速采樣 自適應(yīng)濾波

    上傳時(shí)間: 2013-06-01

    上傳用戶:ynwbosss

  • 基于FPGA的甚短距離高速并行光傳輸系統(tǒng)研究

    甚短距離傳輸(VSR)是一種用于短距離(約300 m~600m)內(nèi)進(jìn)行數(shù)據(jù)傳輸?shù)墓鈧鬏敿夹g(shù).它主要應(yīng)用于網(wǎng)絡(luò)中的交換機(jī)、核心路由器(CR)、光交叉連接設(shè)備(OXC)、分插復(fù)用器(ADM)和波分復(fù)用(WDM)終端等不同層次設(shè)備之間的互連,具有構(gòu)建方便、性能穩(wěn)定和成本低等優(yōu)點(diǎn),是光通信技術(shù)發(fā)展的一個(gè)全新領(lǐng)域,逐漸成為國際通用的標(biāo)準(zhǔn)技術(shù),成為全光網(wǎng)的一個(gè)重要組成部分. 本文深入研究了VSR并行光傳輸系統(tǒng),完成了VSR技術(shù)的核心部分--轉(zhuǎn)換器子系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn),使用現(xiàn)場可編程陣列FPGA(Field Programmable GateArray)來完成轉(zhuǎn)換器電路的設(shè)計(jì)和功能實(shí)現(xiàn).深入研究現(xiàn)有VSR4-1.0和VSR4-3.0兩種并行傳輸標(biāo)準(zhǔn),在其技術(shù)原理的基礎(chǔ)上,提出新的VSR并行方案,提高了多模光纖帶的信道利用率,充分利用系統(tǒng)總吞吐量大的優(yōu)勢,為將來向更高速率升級(jí)提供了依據(jù).根據(jù)萬兆以太網(wǎng)的技術(shù)特點(diǎn)和傳輸要求,提出并設(shè)計(jì)了用VSR技術(shù)實(shí)現(xiàn)局域和廣域萬兆以太網(wǎng)在較短距離上的高速互連的系統(tǒng)方案,成功地將VSR技術(shù)移植到萬兆以太網(wǎng)上,實(shí)現(xiàn)低成本、構(gòu)建方便和性能穩(wěn)定的高速短距離傳輸. 本文所有的設(shè)計(jì)均在Altera Stratix GX系列FPGA的EP1SGX25F1020C7上實(shí)現(xiàn),采用Altera的Quartus Ⅱ開發(fā)工具和 Verilog HDL硬件描述語言完成了VSR4-1.0轉(zhuǎn)換器集成電路和萬兆以太網(wǎng)的SERDES的設(shè)計(jì)和仿真,并給出了各模塊的電路結(jié)構(gòu)和仿真結(jié)果.仿真的結(jié)果表明,所有的設(shè)計(jì)均能正確的實(shí)現(xiàn)各自的功能,完全能夠滿足10Gb/s高速并行傳輸系統(tǒng)的要求.

    標(biāo)簽: FPGA 短距離 光傳輸 高速并行

    上傳時(shí)間: 2013-07-14

    上傳用戶:han0097

  • 基于FPGA的機(jī)載高速數(shù)據(jù)記錄系統(tǒng)的研究

    本文將電路接口技術(shù)與硬件可編程技術(shù)相結(jié)合,提出了用可編程芯片來控制IDE硬盤進(jìn)行高速數(shù)據(jù)記錄,能夠滿足機(jī)載數(shù)據(jù)記錄設(shè)備重量輕、容量大、速度快的要求。 論文對(duì)硬盤ATA接口標(biāo)準(zhǔn)進(jìn)行了研究,對(duì)VHDL語言、現(xiàn)場可編程門陣列器件(FPGA)實(shí)現(xiàn)硬件電路的原理和方法進(jìn)行了深入分析,在此基礎(chǔ)上完成了基于FPGA的數(shù)據(jù)記錄控制器的設(shè)計(jì)。文中選擇了具有低功耗、低成本、高性能的FPGA芯片(型號(hào)為CycloneEP1C3T144C8),將各功能模塊級(jí)聯(lián)成系統(tǒng)在該芯片上完成了控制器系統(tǒng)級(jí)的設(shè)計(jì)與仿真驗(yàn)證,驗(yàn)證結(jié)果表明了用FPGA實(shí)現(xiàn)高速數(shù)據(jù)記錄控制器的可行性。所設(shè)計(jì)的VHDL代碼經(jīng)QuartusⅡ綜合、布局布線、管腳分配后,在FPGA內(nèi)部可以達(dá)到104.46Mhz的電路工作速度,F(xiàn)PGA與硬盤之間采用ATA接口的UltraDMA模式2傳輸方式,可以達(dá)到33.3MByte/s的突發(fā)數(shù)據(jù)傳輸率。文中對(duì)所用到的FPGA設(shè)計(jì)技術(shù)給予了詳細(xì)說明,對(duì)各功能模塊的設(shè)計(jì)給予了詳細(xì)闡述,對(duì)關(guān)鍵設(shè)計(jì)給出了VHDL源代碼,還討論了FPGA設(shè)計(jì)中時(shí)序約束的作用,給出了本文所做時(shí)序約束的方法。 本文中所論述的工作對(duì)以后機(jī)載數(shù)據(jù)記錄系統(tǒng)的設(shè)計(jì)具有重要的鋪墊作用。文中在總結(jié)所做工作的同時(shí),還對(duì)下一步工作提出了有益的建議。

    標(biāo)簽: FPGA 機(jī)載 高速數(shù)據(jù) 記錄系統(tǒng)

    上傳時(shí)間: 2013-08-05

    上傳用戶:hanli8870

  • 基于FPGA的高速高階FIR濾波器設(shè)計(jì)

      隨著雷達(dá)、圖像、通信等領(lǐng)域?qū)π盘?hào)高速處理的要求,研究人員正尋求高速的數(shù)字信號(hào)處理算法,以滿足這種高速地處理數(shù)據(jù)的需要。常用的高速實(shí)時(shí)數(shù)字信號(hào)處理的器件有ASIC、可編程的數(shù)字信號(hào)處理芯片、FPGA,等等?! ”疚难芯苛藭r(shí)域FPGA上實(shí)現(xiàn)高速高階FIR數(shù)字濾波器結(jié)構(gòu),并實(shí)現(xiàn)了高壓縮比的LFM脈沖信號(hào)的匹配濾波。文章根據(jù)FIR數(shù)字濾波器理論,分析比較實(shí)現(xiàn)了FIR濾波器的方法;使用并行分布式算法,在Xilinx的VirtexⅡFPGA系列芯片上設(shè)計(jì)了高速高階FIR濾波器。并詳細(xì)進(jìn)行了分析;設(shè)計(jì)出了一個(gè)256階的線性調(diào)頻脈沖壓縮信號(hào)的匹配濾波器設(shè)計(jì)實(shí)例,并用ModelSim軟件進(jìn)行了仿真。

    標(biāo)簽: FPGA FIR 濾波器設(shè)計(jì)

    上傳時(shí)間: 2013-07-18

    上傳用戶:yt1993410

  • 基于FPGA的高速IPSec協(xié)議實(shí)現(xiàn)技術(shù)研究

    隨著國際互聯(lián)網(wǎng)絡(luò)的迅猛發(fā)展,網(wǎng)絡(luò)應(yīng)用的不斷豐富,Intenret已經(jīng)從最初以學(xué)術(shù)交流為目的而演變?yōu)樯虡I(yè)行為,網(wǎng)絡(luò)安全性需求日益增加,高速網(wǎng)絡(luò)安全保密成為關(guān)注的焦點(diǎn),在安全得到保障的情況下,為了滿足網(wǎng)速無限制的追求,高速網(wǎng)絡(luò)硬件加密設(shè)備也必將成為需求熱點(diǎn)。另一方面,IPSec協(xié)議被廣泛的應(yīng)用于防火墻和安全網(wǎng)關(guān)中,但對(duì)IPSec協(xié)議的處理會(huì)大大增加網(wǎng)關(guān)的負(fù)載,成為千兆網(wǎng)實(shí)現(xiàn)的瓶頸。本文便是針對(duì)上述現(xiàn)狀,研究基于高性能FPGA實(shí)現(xiàn)千兆IPSec協(xié)議的設(shè)計(jì)技術(shù)。 目前,國外IPSec協(xié)議實(shí)現(xiàn)已經(jīng)芯片化,達(dá)到幾千兆的速率,但是國內(nèi)產(chǎn)品多以軟件實(shí)現(xiàn),速度難以提高。本文采用的基于FPGA的IPSec技術(shù)方案,采用硬件實(shí)現(xiàn)隧道模式下的IPSec協(xié)議,為IP分組及其上層協(xié)議數(shù)據(jù)提供機(jī)密性、數(shù)據(jù)完整性驗(yàn)證以及數(shù)據(jù)源驗(yàn)證等安全服務(wù)。在以VPN為實(shí)施方案的基礎(chǔ)上,構(gòu)建了以KDIPSec為設(shè)備原型以IPSec協(xié)議為出發(fā)點(diǎn)的千兆網(wǎng)絡(luò)系統(tǒng)環(huán)境模型,從硬件體系結(jié)構(gòu)到各個(gè)模塊的劃分以及各個(gè)模塊實(shí)現(xiàn)的功能這幾個(gè)方面描述了KDIPSec實(shí)現(xiàn)技術(shù),最后描述了一些關(guān)鍵模塊的FPGA設(shè)計(jì)和和仿真。所有處理模塊均在Xilinx公司的FPGA芯片中實(shí)現(xiàn),處理速率超過1Gb/s。

    標(biāo)簽: IPSec FPGA 協(xié)議 實(shí)現(xiàn)技術(shù)

    上傳時(shí)間: 2013-07-03

    上傳用戶:wfl_yy

  • 華為《高速數(shù)字電路設(shè)計(jì)教材》

    這本書是專門為電路設(shè)計(jì)工程師寫的。它主要描述了模擬電路原理在高速數(shù)字電路設(shè)計(jì)中 的分析應(yīng)用。通過列舉很多的實(shí)例,作者詳細(xì)分析了一直困擾高速電路路設(shè)計(jì)工程師的鈴流、串?dāng)_和輻射噪音等問題。

    標(biāo)簽: 華為 高速數(shù)字電路 設(shè)計(jì)教材

    上傳時(shí)間: 2013-04-24

    上傳用戶:hsj3927

  • 基于ARM多核平臺(tái)的打印機(jī)JPEG高速解碼引擎設(shè)計(jì)與實(shí)現(xiàn)

    大多數(shù)現(xiàn)在的PCL打印機(jī)驅(qū)動(dòng)程序都是將需要打印的文件(包括圖形或者文本)處理成JPEG文件發(fā)送到打印機(jī)進(jìn)行打印,因?yàn)檫@樣一方面可以減少發(fā)送給打印機(jī)的數(shù)據(jù)量,一方面可以極大的簡化驅(qū)動(dòng)程序的開發(fā)。而在打印機(jī)內(nèi)部,這些JPEG文件又被解碼成BMP文件進(jìn)行進(jìn)一步的處理。采用這種方式工作的打印機(jī)JPEG解碼的工作占據(jù)了其CPU時(shí)間的一半以上,所以JPEG文件解碼引擎是打印機(jī)的核心之一,提高JPEG的解碼速度對(duì)于提高打印機(jī)的處理能力至關(guān)重要。 同時(shí),JPEG文件解碼工作是一個(gè)計(jì)算密集型的作業(yè),主要有兩個(gè)辦法提高它的速度:一個(gè)是設(shè)計(jì)更高效的算法,一個(gè)是采用性能更加強(qiáng)勁的CPU設(shè)備。在單核CPU的嵌入式環(huán)境中,JPEG編解碼速度已經(jīng)幾乎到了極限,難有提升的空間,然而近兩年多核嵌入式芯片的出現(xiàn),為大幅度提升它的性能提供了可能。 本文基于嵌入式的Linux平臺(tái),采用ARM11 MPCore4核處理器,針對(duì)PCL,XL打印機(jī)控制語言的JPEG文件解碼設(shè)計(jì)和實(shí)現(xiàn)了一個(gè)高速引擎,主要內(nèi)容為: 分析和解碼PCL,XL文件,提取出其中的JPEG文件。 對(duì)JPEG文件實(shí)現(xiàn)并行化解碼,在多個(gè)處理器核上并行處理,并針對(duì)多核處理器構(gòu)架進(jìn)行內(nèi)存讀取等方面的優(yōu)化。 針對(duì)多核處理器的特點(diǎn)和優(yōu)勢,設(shè)計(jì)和實(shí)現(xiàn)多線程調(diào)度算法。 總結(jié)和提取數(shù)據(jù),分析多核處理器相對(duì)于單核處理器的性能提升。 另外,為便于讀者理解,文中簡要介紹了ARM(SIMD)指令集,嵌入式匯編以及與硬件相關(guān)的一些概念。

    標(biāo)簽: JPEG ARM 多核 打印機(jī)

    上傳時(shí)間: 2013-06-16

    上傳用戶:scorpion

  • 高速PCB的過孔設(shè)計(jì)

    在高速PCB設(shè)計(jì)中,過孔設(shè)計(jì)是一個(gè)重要因素,它由孔、孔周圍的焊盤區(qū)和POWER層隔離區(qū)組成,通常分為盲孔、埋孔和通孔三類。在PCB設(shè)計(jì)過程中通過對(duì)過孔的寄生電容和寄生電感分析,總結(jié)出高速PCB

    標(biāo)簽: PCB 過孔

    上傳時(shí)間: 2013-06-17

    上傳用戶:xfbs821

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