本書完整的說(shuō)明與充分的網(wǎng)路支援,可以使讀者能充分地掌握MATLAB的脈動(dòng),擁有解決工程問(wèn)題的最佳利器,11-20章
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上傳時(shí)間: 2014-11-27
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本書完整的說(shuō)明與充分的網(wǎng)路支援,可以使讀者能充分地掌握MATLAB的脈動(dòng),擁有解決工程問(wèn)題的最佳利器,21-29章
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上傳時(shí)間: 2014-01-21
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在 Java EE 的藍(lán)圖中,JSP Servlet是屬於Web層技術(shù),JSP與Servlet是一體的兩面,您可以使用單獨(dú)一項(xiàng)技術(shù)來(lái)解決動(dòng)態(tài)網(wǎng)頁(yè)呈現(xiàn)的需求,但最好的方式是取兩者的長(zhǎng)處,JSP是網(wǎng)頁(yè)設(shè)計(jì)人員導(dǎo)向的,而Servlet是程式設(shè)計(jì)人員導(dǎo)向的,釐清它們之間的職責(zé)可以讓兩個(gè)不同專長(zhǎng)的團(tuán)隊(duì)彼此合作,並降低相互間的牽制作用。
上傳時(shí)間: 2016-11-15
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演算法是指利用電腦解決問(wèn)題所需要的具體方法和步驟。也就是說(shuō)給定初始狀態(tài)或輸入數(shù)據(jù),經(jīng)過(guò)電腦程序的有限次運(yùn)算,能夠得出所要求或期望的終止?fàn)顟B(tài)或輸出數(shù)據(jù)。本書介紹電腦科學(xué)中重要的演算法及其分析與設(shè)計(jì)技術(shù)
標(biāo)簽: 算法
上傳時(shí)間: 2017-06-09
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Smarty 入門 不過(guò)因?yàn)橛嗅槍?duì)舊有的內(nèi)容做一些小調(diào)整,所以這次把它放回到自己的 Blog 裡。 序言 剛開始接觸樣版引擎的 PHP 設(shè)計(jì)師,聽到 Smarty 時(shí),都會(huì)覺得很難。其實(shí)筆者也不例外,碰都不敢碰一下。但是後來(lái)在剖析 XOOPS 的程式架構(gòu)時(shí),開始發(fā)現(xiàn) Smarty 其實(shí)並不難。只要將 Smarty 基礎(chǔ)功練好,在一般應(yīng)用上就已經(jīng)相當(dāng)足夠了。當(dāng)然基礎(chǔ)能打好,後面的進(jìn)階應(yīng)用也就不用怕了。 這次的更新,主要加上了一些概念性的東西,當(dāng)然也有一些進(jìn)階的技巧。不過(guò)這些也許早已深入大家的程式之中,如果有更好的觀點(diǎn),也歡迎大家能夠回饋。
標(biāo)簽: Smarty
上傳時(shí)間: 2014-12-01
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臺(tái)灣數(shù)能NU510ES是 一款低壓線性恒流驅(qū)動(dòng)芯片,高達(dá)30V耐壓,高精度恒流,低壓差,功率電流可外掛電阻任意調(diào)節(jié)電流至最大350mA,NU510恒流芯片主要應(yīng)用場(chǎng)景如下: 一般 LED 照明 LCD 背光 商業(yè)照明 燈條、燈帶 RGB 裝飾燈 LED 手電筒 RGB 顯示器/指示燈/裝飾燈 LED車燈照明/轉(zhuǎn)向流星燈備註:雙色溫調(diào)光調(diào)色主要是通過(guò)改變 C1、C2 容量的大小,造成 VDD 的上電時(shí)間延時(shí)不同。多顆電容順序增大,就能產(chǎn)流量燈效果。 NU510提供SOT23-6封裝、SOP-8封裝兩種形式,用戶可以根據(jù)實(shí)際情況靈活選用,通常150mA 以下采用SOT23-6封裝,150-350mA采用SOP-8封裝。
標(biāo)簽: led 驅(qū)動(dòng)芯片 nu510
上傳時(shí)間: 2022-01-07
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圣殿祭司的ASP.NET.2.0.開發(fā)詳解使用C#
上傳時(shí)間: 2013-04-15
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專輯類-網(wǎng)絡(luò)及電腦相關(guān)專輯-114冊(cè)-4.31G -圣殿祭司的ASP.NET.2.0.開發(fā)詳解使用C#-917頁(yè)-265.0M.pdf
上傳時(shí)間: 2013-05-24
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隨著糾錯(cuò)編碼理論研究的不斷深入,糾錯(cuò)碼的實(shí)際應(yīng)用越來(lái)越廣泛。卷積碼作為其中重要的一種,已被大多數(shù)通信系統(tǒng)所采用。(2,1,7)卷積碼是一種短約束長(zhǎng)度最佳碼,編、譯碼器易于實(shí)現(xiàn),且具有較強(qiáng)的糾錯(cuò)能力。 本文研究了IEEE 802.11協(xié)議中(2,1,7)卷積碼編碼、交織解交織及其軟判決高速Viterbi譯碼的實(shí)現(xiàn)問(wèn)題。 首先介紹了IEEE 802.11無(wú)線局域網(wǎng)標(biāo)準(zhǔn)及規(guī)范,然后介紹了信道編解碼中卷積碼編碼及Viterbi譯碼算法和FPGA 設(shè)計(jì)方法,接著通過(guò)對(duì)(2,1,7)卷積碼特點(diǎn)的具體分析,吸取目前Viterbi譯碼算法和交織解交織算法的優(yōu)點(diǎn),采取一系列的改進(jìn)措施,基于FPGA實(shí)現(xiàn)了IEEE 802.11信道編解碼及交織和解交織系統(tǒng)。這些改進(jìn)措施包括采用并行FIFO、改進(jìn)的ACS 單元、流水式塊處理結(jié)構(gòu)、改進(jìn)的SMDO方法、雙重交織策略,使得在同樣時(shí)鐘速率下,系統(tǒng)的性能大幅度提高。最后將程序下載到Altera公司的Cyclone 系列的FPGA(型號(hào)EP1C6Q240C8)器件上進(jìn)測(cè)試,并對(duì)測(cè)試結(jié)果作了簡(jiǎn)單分析。
上傳時(shí)間: 2013-05-25
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本文主要研究了數(shù)字聲音廣播系統(tǒng)(DAB)內(nèi)交織器與解交織器的算法及硬件實(shí)現(xiàn)方法。時(shí)間交織器與解交織器的硬件實(shí)現(xiàn)可以有幾種實(shí)現(xiàn)方案,本文對(duì)其性能進(jìn)行了分析比較,選擇了一種工程中實(shí)用的設(shè)計(jì)方案進(jìn)行設(shè)計(jì),并將設(shè)計(jì)結(jié)果以FPGA設(shè)計(jì)驗(yàn)證。時(shí)間解交織器的交織速度、電路面積、占用內(nèi)存、是設(shè)計(jì)中主要因素,文中采用了單口SRAM實(shí)現(xiàn),減少了對(duì)存儲(chǔ)器的使用,利用lC設(shè)計(jì)的優(yōu)化設(shè)計(jì)方法來(lái)改善電路的面積。硬件實(shí)現(xiàn)是采用工業(yè)EDA標(biāo)準(zhǔn)Top-to-Down設(shè)計(jì)思想來(lái)設(shè)計(jì)時(shí)間解交織,使用verilogHDL硬件描述語(yǔ)言來(lái)描述解交織器,用Cadence Nc-verilog進(jìn)行仿真,Debussy進(jìn)行debug,在Altera公司的FPGA開發(fā)板上進(jìn)行測(cè)試,然后用ASIC實(shí)現(xiàn)。測(cè)試結(jié)果證明:時(shí)間解交織器的輸出正確,實(shí)現(xiàn)速度較快,占用面積較小。
上傳時(shí)間: 2013-04-24
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