同步技術(shù)在許多通訊系統(tǒng)中都是至關(guān)重要的，而WCDMA作為第三代移動(dòng)通信的標(biāo)準(zhǔn)之一，對其同步算法進(jìn)行研究是非常必要的。FPGA在許多硬件實(shí)現(xiàn)中充當(dāng)了很重要的角色，所以研究如何在FPGA上實(shí)現(xiàn)同步算法是非常具有實(shí)際意義的。 本文討論了三步小區(qū)搜索的算法，仿真了其性能，并且對如何進(jìn)行算法的FPGA移植展開了深入的討論。 本文對三步小區(qū)搜索的算法按照算法計(jì)算量和運(yùn)算速度的標(biāo)準(zhǔn)分別進(jìn)行了比較和討論，并以節(jié)省資源和運(yùn)行穩(wěn)定為前提進(jìn)行了FPGA移植。最終在主同步中提出了改進(jìn)型的PSC匹配濾波器算法，在FPGA上提出了采用指針型雙口RAM的實(shí)現(xiàn)方式；在輔同步中提出了改進(jìn)型PFHT算法并采用查表遍歷算法判決，在FPGA上提出了用綜合型邏輯方式來實(shí)現(xiàn)；在導(dǎo)頻同步中采用了移位寄存器式擾碼生成算法，并引入了計(jì)分制判決算法。 與以往的WCDMA同步的FPGA實(shí)現(xiàn)相比，本文提出的實(shí)現(xiàn)方案巧妙地利用了FPGA的并行運(yùn)算結(jié)構(gòu)，在XILINX的V4芯片上只用了500個(gè)slice就完成了整個(gè)小區(qū)搜索，最大限度地節(jié)省了資源，為小區(qū)搜索在FPGA中的模塊小型化提供了途徑。
上傳時(shí)間： 2013-08-05
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隨著信息技術(shù)和電子技術(shù)的進(jìn)步和日益成熟，計(jì)算機(jī)數(shù)據(jù)采集技術(shù)得到了廣泛應(yīng)用。由于ISA數(shù)據(jù)采集卡的固有缺陷，PCI接口的數(shù)據(jù)采集卡將逐漸取代ISA數(shù)據(jù)采集卡，成為數(shù)據(jù)采集的主流。為了簡化PCI數(shù)據(jù)采集卡結(jié)構(gòu)，提高數(shù)據(jù)采集可靠性，本文研究并開發(fā)了一種基于FPGA的PCI結(jié)構(gòu)的數(shù)據(jù)采集卡系統(tǒng)。 論文對PCI對目標(biāo)設(shè)備數(shù)據(jù)采集卡實(shí)現(xiàn)的原理和方法進(jìn)行了深入研究，設(shè)計(jì)了基于FPGA的PCI數(shù)據(jù)采集卡的硬件電路，通過在FPGA中嵌入了PCI目標(biāo)設(shè)備的IP核與用戶邏輯部分，構(gòu)成了SOPC系統(tǒng)。使用Verilog硬件描述語言設(shè)計(jì)并實(shí)現(xiàn)了FPGA內(nèi)部采集數(shù)據(jù)管理、數(shù)據(jù)管理寄存器和FIFO數(shù)據(jù)緩沖隊(duì)列等模塊電路。利用ModelSim對PCI系統(tǒng)進(jìn)行了仿真。完成了系統(tǒng)硬件電路PCB板的設(shè)計(jì)，最終制作了PCI數(shù)據(jù)采集卡。 論文針對PCI結(jié)構(gòu)的數(shù)據(jù)采集卡系統(tǒng)軟件需求，研究了WDM設(shè)備驅(qū)動(dòng)軟件、Windows環(huán)境的簡易虛擬示波器以及簡易虛擬邏輯儀實(shí)現(xiàn)原理和方法。利用DriverStudio+Windows DDK for XP+VC6的軟件平臺，開發(fā)了WDM設(shè)備驅(qū)動(dòng)程序。實(shí)現(xiàn)了Windows環(huán)境的簡易虛擬示波器，和簡易虛擬邏輯儀。系統(tǒng)測試結(jié)果表明該系統(tǒng)設(shè)計(jì)正確，系統(tǒng)運(yùn)行穩(wěn)定，功能和指標(biāo)達(dá)到了設(shè)計(jì)要求。
標(biāo)簽： FPGA PCI 數(shù)據(jù)采集卡
上傳時(shí)間： 2013-07-27
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可配置端口電路是FPGA芯片與外圍電路連接關(guān)鍵的樞紐，它有諸多功能：芯片與芯片在數(shù)據(jù)上的傳遞(包括對輸入信號的采集和輸出信號輸出)，電壓之間的轉(zhuǎn)換，對外圍芯片的驅(qū)動(dòng)，完成對芯片的測試功能以及對芯片電路保護(hù)等。 本文采用了自頂向下和自下向上的設(shè)計(jì)方法，依據(jù)可配置端口電路能實(shí)現(xiàn)的功能和工作原理，運(yùn)用Cadence的設(shè)計(jì)軟件，結(jié)合華潤上華0.5μm的工藝庫，設(shè)計(jì)了一款性能、時(shí)序、功耗在整體上不亞于xilinx4006e[8]的端口電路。主要研究以下幾個(gè)方面的內(nèi)容： 1.基于端口電路信號寄存器的采集和輸出方式，本論文設(shè)計(jì)的端口電路可以通過配置將它設(shè)置成單沿或者雙沿的觸發(fā)方式[7]，并完成了Verilog XL和Hspiee的功能和時(shí)序仿真，且建立時(shí)間小于5ns和保持時(shí)間在0ns左右。和xilinx4006e[8]相比較滿足設(shè)計(jì)的要求。 2.基于TAP Controller的工作原理及它對16種狀態(tài)機(jī)轉(zhuǎn)換的控制，對16種狀態(tài)機(jī)的轉(zhuǎn)換完成了行為級描述和實(shí)現(xiàn)了捕獲、移位、輸出、更新等主要功能仿真。 3.基于邊界掃描電路是對觸發(fā)器級聯(lián)的構(gòu)架這一特點(diǎn)，設(shè)計(jì)了一款邊界掃描電路，并運(yùn)用Verilog XL和Hspiee對它進(jìn)行了功能和時(shí)序的仿真。達(dá)到對芯片電路測試設(shè)計(jì)的要求。 4.對于端口電路來講，有時(shí)需要將從CLB中的輸出數(shù)據(jù)實(shí)現(xiàn)異或、同或、與以及或的功能，為此本文采用二次函數(shù)輸出的電路結(jié)構(gòu)來實(shí)現(xiàn)以上的功能，并運(yùn)用Verilog XL和Hspiee對它進(jìn)行了功能和時(shí)序的仿真。滿足設(shè)計(jì)要求。 5.對于0.5μm的工藝而言，輸入端口的電壓通常是3.3V和5V，為此根據(jù)設(shè)置不同的上、下MOS管尺寸來調(diào)整電路的中點(diǎn)電壓，將端口電路設(shè)計(jì)成3.3V和5V兼容的電路，通過仿真性能上已完全達(dá)到這一要求。此外，在輸入端口處加上擴(kuò)散電阻R和電容C組成噪聲濾波電路，這個(gè)電路能有效地抑制加到輸入端上的白噪聲型噪聲電壓[2]。 6.在噪聲和延時(shí)不影響電路正常工作的范圍內(nèi)，具有三態(tài)控制和驅(qū)動(dòng)大負(fù)載的功能。通過對管子尺寸的大小設(shè)置和驅(qū)動(dòng)大小的仿真表明：在實(shí)現(xiàn)TTL高電平輸出時(shí)，最大的驅(qū)動(dòng)電流達(dá)到170mA，而對應(yīng)的xilinx4006e的TTL高電平最大驅(qū)動(dòng)電流為140mA[8]；同樣，在實(shí)現(xiàn)CMOS高電平最大驅(qū)動(dòng)電流達(dá)到200mA,而xilinx4006e的CMOS驅(qū)動(dòng)電流達(dá)到170[8]mA。 7.與xilinx4006e端口電路相比，在延時(shí)和面積以及功耗略大的情況下，本論文研究設(shè)計(jì)的端口電路增加了雙沿觸發(fā)、將輸出數(shù)據(jù)實(shí)現(xiàn)二次函數(shù)的輸出方式、通過添加譯碼器將配置端口的數(shù)目減少的新的功能，且驅(qū)動(dòng)能力更加強(qiáng)大。
上傳時(shí)間： 2013-07-20
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本文研究了基于Nios Ⅱ的FPGA-CPU調(diào)試技術(shù)。論文研究了NiosⅡ嵌入式軟核處理器的特性；實(shí)現(xiàn)了以Nios Ⅱ嵌入式處理器為核心的FPGA-CPU調(diào)試系統(tǒng)的軟、硬件設(shè)計(jì)；對兩種不同類型的FPGA-CPU進(jìn)行了實(shí)際調(diào)試，對實(shí)驗(yàn)數(shù)據(jù)進(jìn)行了分析。 在硬件方面，為了控制和檢測FPGA-CPU，設(shè)計(jì)并實(shí)現(xiàn)了FPGA-CPU的控制電路、FPGA-CPU的內(nèi)部通用寄存器組掃描電路、存儲器電路等；完成了各種外圍設(shè)備接口的設(shè)計(jì)；實(shí)現(xiàn)了調(diào)試系統(tǒng)的整體設(shè)計(jì)。 在軟件方面，設(shè)計(jì)了調(diào)試監(jiān)控軟件，完成了對FPGA-CPU運(yùn)行的控制和信號狀態(tài)的監(jiān)測。這些信號包括地址和數(shù)據(jù)總線以及各種寄存器的數(shù)據(jù)等；實(shí)現(xiàn)了多種模式下的FPGA-CPU調(diào)試支持單時(shí)鐘調(diào)試、單步調(diào)試和軟件斷點(diǎn)多種調(diào)試模式。此外，設(shè)計(jì)了專用的編譯軟件，實(shí)現(xiàn)了基于不同指令系統(tǒng)的偽匯編程序編譯，提高了調(diào)試效率。 本文作者在實(shí)現(xiàn)了FPGA-CPU調(diào)試系統(tǒng)基礎(chǔ)上，對兩種指令系統(tǒng)不同、結(jié)構(gòu)迥異的FPGA-CPU進(jìn)行實(shí)際調(diào)試。調(diào)試結(jié)果表明，這種基于IP核的可復(fù)用設(shè)計(jì)技術(shù)，能夠在一個(gè)FPGA芯片內(nèi)實(shí)現(xiàn)調(diào)試系統(tǒng)和FPGA-CPU的無縫連接，能夠有效地調(diào)試FPGA-CPU。
標(biāo)簽： FPGACPU Nios 調(diào)試
上傳時(shí)間： 2013-08-04
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FPGA(Field Programmable Gate Arrays)是目前廣泛使用的一種可編程器件，F(xiàn)PGA的出現(xiàn)使得ASIC(Application Specific Integrated Circuits)產(chǎn)品的上市周期大大縮短，并且節(jié)省了大量的開發(fā)成本。目前FPGA的功能越來越強(qiáng)大，滿足了目前集成電路發(fā)展的新需求，但是其結(jié)構(gòu)同益復(fù)雜，規(guī)模也越來越大，內(nèi)部資源的種類也R益豐富，但同時(shí)也給測試帶來了困難，F(xiàn)PGA的發(fā)展對測試的要求越來越高，對FPGA測試的研究也就顯得異常重要。 本文的主要工作是提出一種開關(guān)盒布線資源的可測性設(shè)計(jì)，通過在FPGA內(nèi)部加入一條移位寄存器鏈對開關(guān)盒進(jìn)行配置編程，使得開關(guān)盒布線資源測試時(shí)間和測試成本減少了99％以上，而且所增加的芯片面積僅僅在5％左右，增加的邏輯資源對FPGA芯片的使用不會造成任何影響，這種方案采用了小規(guī)模電路進(jìn)行了驗(yàn)證，取得了很好的結(jié)果，是一種可行的測試方案。 本文的另一工作是采用一種FPGA邏輯資源的測試算法對自主研發(fā)的FPGA芯片F(xiàn)DP250K的邏輯資源進(jìn)行了嚴(yán)格、充分的測試，從FPGA最小的邏輯單元LC開始，首先得到一個(gè)LC的測試配置，再結(jié)合SLICE內(nèi)部兩個(gè)LC的連接關(guān)系得到一個(gè)SLICE邏輯單元的4種測試配置，并且采用陣列化的測試方案，同時(shí)測試芯片內(nèi)部所有的邏輯單元，使得FPGA內(nèi)部的邏輯資源得完全充分的測試，測試的故障覆蓋率可達(dá)100％，測試配置由配套編程工具產(chǎn)生，測試取得了完滿的結(jié)果。
上傳時(shí)間： 2013-06-11
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USB(UniversalSerialBus，通用串行總線)是當(dāng)今消費(fèi)電子產(chǎn)品和儀器設(shè)備中應(yīng)用最廣的接口協(xié)議之一，然而目前國內(nèi)的USB芯片只有極少數(shù)幾款，產(chǎn)品研究善處于起步階段，絕大部分產(chǎn)品主要由國外的IC設(shè)計(jì)芯片廠商如Cypress、NEC等一些國際著名公司提供。因而，如果能夠自主開發(fā)設(shè)計(jì)USB芯片以替代國外同類產(chǎn)品，將會有很好的市場前景和利潤空間。 本論文課題是針對基于FPGA(FieldProgrammableGateArray，現(xiàn)場可編程門陣列器件)的數(shù)字電子產(chǎn)品應(yīng)用設(shè)計(jì)一種實(shí)際可復(fù)用的USB接口引擎軟核。該軟核主要是用于處理USB標(biāo)準(zhǔn)協(xié)議包的通信處理，通過外接MCU(MultipointControlUnit，微控制器)就可以實(shí)現(xiàn)完整的USB接口通訊功能。它的功能相當(dāng)于一些USB引擎的專用芯片如：Philips的PDIUSBD12等，其優(yōu)點(diǎn)是結(jié)構(gòu)簡單、靈活性高、復(fù)用設(shè)計(jì)方便。 功能仿真和綜合測試結(jié)果顯示本論文所設(shè)計(jì)的接口引擎軟核符合設(shè)計(jì)要求，并且軟核的性能和市場上同類產(chǎn)品基本一致。本論文的創(chuàng)新之處在于：1、從可配置性角度出發(fā)設(shè)計(jì)了低速、全速、高速三種可選模式；2、支持最多31個(gè)可配置端點(diǎn)；3、采用了可綜合、可移植的RTL(RegisterTransferLevel，寄存器傳輸級)代碼設(shè)計(jì)規(guī)則，同時(shí)也開發(fā)了可綜合的驗(yàn)證測試代碼；4、完全由硬件實(shí)現(xiàn)USB通信功能。
上傳時(shí)間： 2013-07-18
上傳用戶：JasonC
本文的主要研究內(nèi)容是利用FPGA平臺實(shí)現(xiàn)以太網(wǎng)絡(luò)接口。 首先，對論文的大致內(nèi)容和組織結(jié)構(gòu)做了簡要介紹，并且比較分析了目前比較流行的網(wǎng)絡(luò)接口實(shí)現(xiàn)的三種方法，并以此為基礎(chǔ)提出了本文中重點(diǎn)介紹的基于FPGA 的網(wǎng)絡(luò)接口實(shí)現(xiàn)方法。 其次，介紹采用以FPGA 做為主控芯片控制8019AS 網(wǎng)絡(luò)控制芯片來實(shí)現(xiàn)從網(wǎng)絡(luò)上接收數(shù)據(jù)幀的功能。FPGA 需要在上電時(shí)完成對于8019AS的初始化設(shè)置。在接收和發(fā)送數(shù)據(jù)報(bào)文時(shí)，對相應(yīng)的寄存器進(jìn)行控制和操作以完成網(wǎng)絡(luò)數(shù)據(jù)幀的接收。對FPGA 與8019AS 之間的接口實(shí)現(xiàn)進(jìn)行了詳細(xì)的描述。 最后，介紹了在FPGA 內(nèi)部對于接收到的網(wǎng)絡(luò)數(shù)據(jù)幀進(jìn)行TCP/IP協(xié)議分析的具體過程和實(shí)現(xiàn)方法。分別詳細(xì)介紹了接收模塊、發(fā)送模塊以及其中子模塊具體功能和實(shí)現(xiàn)方法。說明了模塊之間相互觸發(fā)的具體關(guān)系。現(xiàn)有的網(wǎng)絡(luò)接口一般是采用MCU 或者ARM 等專用控制芯片來實(shí)現(xiàn)的，而此次課題以FPGA 作為主控芯片來實(shí)現(xiàn)網(wǎng)絡(luò)接口以及部分TCP/IP 協(xié)議分析是一個(gè)創(chuàng)意。而且由于FPGA 多管腳可以靈活配置，也使得系統(tǒng)的可擴(kuò)展性有了很大的提高。
標(biāo)簽： FPGA 以太網(wǎng)絡(luò) 接口的設(shè)計(jì)
上傳時(shí)間： 2013-06-09
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可編程邏輯器件FPGA(現(xiàn)場可編程門陣列)和CPLD(復(fù)雜可編程邏輯器件)越來越多的應(yīng)用于數(shù)字信號處理領(lǐng)域，與傳統(tǒng)的ASIC(專用集成電路)和DSP(數(shù)字信號處理器)相比，基于FPGA和CPLD實(shí)現(xiàn)的數(shù)字信號處理系統(tǒng)具有更高的實(shí)時(shí)性和可嵌入性，能夠方便地實(shí)現(xiàn)系統(tǒng)的集成與功能擴(kuò)展。 FFT的硬件結(jié)構(gòu)主要包括蝶形處理器、存儲單元、地址生成單元與控制單元。本文提出的算法在蝶形處理器內(nèi)引入流水線結(jié)構(gòu)，提高了FFT的運(yùn)算速度。同時(shí)，流水線寄存器能夠寄存蝶形運(yùn)算中的公共項(xiàng)，這樣在設(shè)計(jì)蝶形處理器時(shí)只用到了一個(gè)乘法器和兩個(gè)加法器，降低了硬件電路的復(fù)雜度。 為了進(jìn)一步提高FFT的運(yùn)算速度，本文在深入研究各種乘法器算法的基礎(chǔ)上，為蝶形處理器設(shè)計(jì)了一個(gè)并行乘法器。在實(shí)現(xiàn)該乘法器時(shí)，本文采用改進(jìn)的布斯算法，用以減少部分積的個(gè)數(shù)。同時(shí)，使用華萊士樹結(jié)構(gòu)和4-2壓縮器對部分積并行相加。 本文以32點(diǎn)復(fù)數(shù)FFT為例進(jìn)行設(shè)計(jì)與邏輯綜合。通過設(shè)計(jì)相應(yīng)的存儲單元，地址生成單元和控制單元完成FFT電路。電路的仿真結(jié)果與軟件計(jì)算結(jié)果相符，證明了本文所提出的算法的正確性。 另外，本文還對設(shè)計(jì)結(jié)果提出了進(jìn)一步的改進(jìn)方案，在乘法器內(nèi)加入一級流水線寄存器，使FFT的速度能夠提高到當(dāng)前速度的兩倍，這在實(shí)時(shí)性要求較高的場合具有極高的實(shí)用價(jià)值。
上傳時(shí)間： 2013-07-18
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相對于JPEG中二維離散余弦變換(2DDCT)來說，在JPEG2000標(biāo)準(zhǔn)中，二維離散小波變換(2DDWT)是其圖像壓縮系統(tǒng)的核心變換。在很多需要進(jìn)行實(shí)時(shí)處理圖像的系統(tǒng)中，如數(shù)碼相機(jī)、遙感遙測、衛(wèi)星通信、多媒體通信、便攜式攝像機(jī)、移動(dòng)通信等系統(tǒng)，需要用芯片實(shí)現(xiàn)圖像的編解碼壓縮過程。雖然有許多研究工作者對圖像處理的小波變換進(jìn)行了研究，但大都只偏重算法研究，對算法硬件實(shí)現(xiàn)時(shí)的復(fù)雜性考慮較少，對圖像處理的小波變換硬件實(shí)現(xiàn)的研究也較少。 本文針對圖像處理的小波變換算法及其硬件實(shí)現(xiàn)進(jìn)行了研究。對文獻(xiàn)[13]提出的“內(nèi)嵌延拓提升小波變換”(Combiningthedata-extensionprocedureintothelifting-basedDWTcore)快速算法進(jìn)行仔細(xì)分析，提出一種基于提升方式的5/3小波變換適合硬件實(shí)現(xiàn)的算法，在MATLAB中仿真驗(yàn)證了該算法，證明其是正確的。并設(shè)計(jì)了該算法的硬件結(jié)構(gòu)，在MATLAT的Simulink中進(jìn)行仿真，對該結(jié)構(gòu)進(jìn)行VHDL語言的寄存器傳輸級(RTL)描述與仿真，成功綜合到Altera公司的FPGA器件中進(jìn)行驗(yàn)證通過。本算法與傳統(tǒng)的小波變換的邊界處理方法比較：由于將其邊界延拓過程內(nèi)嵌于小波變換模塊中，使該硬件結(jié)構(gòu)無需額外的邊界延拓過程，減少小波變換過程中對內(nèi)存的讀寫量，從而達(dá)到減少內(nèi)存使用量，降低功耗，提高硬件利用率和運(yùn)算速度的特點(diǎn)。本算法與文獻(xiàn)[13]提出的算法相比較：無需增加額外的硬件計(jì)算模塊，又具有在硬件實(shí)現(xiàn)時(shí)不改變原來的提升小波算法的規(guī)則性結(jié)構(gòu)的特點(diǎn)。這種小波變換硬件芯片的實(shí)現(xiàn)不僅適用于JPEG2000的5/3無損小波變換，當(dāng)然也可用于其它各種實(shí)時(shí)圖像壓縮處理硬件系統(tǒng)。
上傳時(shí)間： 2013-06-13
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ARM嵌入式技術(shù)在工業(yè)和生活中正得到越來越廣泛的應(yīng)用，為了適應(yīng)技術(shù)的發(fā)展和社會的需求，滿足為社會培養(yǎng)創(chuàng)新型人才的需要，高校通信類和電子類專業(yè)開設(shè)ARM嵌入式技術(shù)相關(guān)課程及其實(shí)驗(yàn)課程將成為趨勢。在課程中設(shè)置合理實(shí)驗(yàn)，可以有效提高學(xué)生的動(dòng)手能力和培養(yǎng)創(chuàng)新性思維，幫助學(xué)生更快、更好地掌握理論和應(yīng)用技術(shù)。 論文設(shè)計(jì)的ARM嵌入式教學(xué)實(shí)驗(yàn)系統(tǒng)包括一塊適合普通高校嵌入式技術(shù)實(shí)驗(yàn)課程教學(xué)的實(shí)驗(yàn)開發(fā)板及其配套的實(shí)驗(yàn)。該實(shí)驗(yàn)系統(tǒng)針對一般高校所開設(shè)的ARM嵌入式技術(shù)相關(guān)課程的要求而設(shè)計(jì)，配套實(shí)驗(yàn)符合教學(xué)大綱及實(shí)驗(yàn)課時(shí)的要求。 論文設(shè)計(jì)的實(shí)驗(yàn)開發(fā)板主要組成模塊有：最小系統(tǒng)，包括控制器模塊、電源模塊、復(fù)位模塊、Flash ROM模塊、SDRAM模塊、JTAG接口等；擴(kuò)展接口，包括LED、鍵盤、RS232串口、I2C接口、液晶模塊、以太網(wǎng)模塊等。實(shí)驗(yàn)開發(fā)板采用S3C4510B網(wǎng)絡(luò)控制芯片用作控制和信號處理，使用網(wǎng)絡(luò)接口芯片DM9161和隔離變壓器H1102完成網(wǎng)絡(luò)接入，使用AM29LV160和HY57V641620HG構(gòu)建16位存儲單元，使用AT24C01和PCF8583來構(gòu)建I2C接口，使用MAX232完成TTL電平轉(zhuǎn)換以擴(kuò)展RS232串口，并擴(kuò)展鍵盤和LCD實(shí)現(xiàn)人機(jī)交互。實(shí)驗(yàn)開發(fā)板的硬件設(shè)計(jì)充分考慮了一般高校實(shí)驗(yàn)室的條件和需求，能夠較好地將成本控制在150元左右，有利于在有限的條件下為每個(gè)學(xué)生盡可能的創(chuàng)造動(dòng)手制作PCB的實(shí)驗(yàn)條件。實(shí)驗(yàn)板的接口設(shè)計(jì)能夠讓學(xué)生較為方便地開展實(shí)驗(yàn)，并考慮了實(shí)驗(yàn)板擴(kuò)展和二次開發(fā)的需要。 論文設(shè)計(jì)的實(shí)驗(yàn)系統(tǒng)配套實(shí)驗(yàn)主要有基礎(chǔ)實(shí)驗(yàn)、擴(kuò)展實(shí)驗(yàn)和設(shè)計(jì)實(shí)驗(yàn)。基礎(chǔ)實(shí)驗(yàn)主要幫助學(xué)生熟悉嵌入式系統(tǒng)的片內(nèi)資源和特殊功能寄存器的配置方法，對整個(gè)嵌入式系統(tǒng)的架構(gòu)有一定的理解，能編程完成一些簡單的控制功能；擴(kuò)展實(shí)驗(yàn)主要幫助學(xué)生建立嵌入式系統(tǒng)開發(fā)和設(shè)計(jì)的基本理念，能夠設(shè)計(jì)和實(shí)現(xiàn)常見的外設(shè)驅(qū)動(dòng)程序，能夠進(jìn)行操作系統(tǒng)的配置和移植，能夠自行對實(shí)驗(yàn)板進(jìn)行一定程度的擴(kuò)展；設(shè)計(jì)實(shí)驗(yàn)?zāi)軌驇椭鷮W(xué)生提高嵌入式系統(tǒng)的設(shè)計(jì)開發(fā)能力，使學(xué)生能根據(jù)需要設(shè)計(jì)出實(shí)現(xiàn)一定功能的擴(kuò)展模塊，從而使實(shí)驗(yàn)板擴(kuò)展成實(shí)現(xiàn)具體功能的工業(yè)產(chǎn)品。基礎(chǔ)實(shí)驗(yàn)包括ADS集成環(huán)境實(shí)驗(yàn)、鍵盤實(shí)驗(yàn)（GPIO輸入）、LED實(shí)驗(yàn)（GPIO輸出）、定時(shí)器實(shí)驗(yàn)、外部中斷實(shí)驗(yàn)、UART串口通信實(shí)驗(yàn)、I2C接口實(shí)驗(yàn)、液晶顯示實(shí)驗(yàn)；擴(kuò)展實(shí)驗(yàn)包括建立交叉編譯環(huán)境實(shí)驗(yàn)、操作系統(tǒng)編譯實(shí)驗(yàn)、操作系統(tǒng)移植實(shí)驗(yàn)、以太網(wǎng)通信實(shí)驗(yàn)、TFTP實(shí)驗(yàn)、WEB訪問實(shí)驗(yàn)；設(shè)計(jì)實(shí)驗(yàn)包括TCP/IP協(xié)議棧實(shí)驗(yàn)、Web服務(wù)器實(shí)驗(yàn)。學(xué)生通過完成基礎(chǔ)實(shí)驗(yàn)、擴(kuò)展實(shí)驗(yàn)和設(shè)計(jì)實(shí)驗(yàn)來達(dá)到教學(xué)大綱的要求，并可以在此基礎(chǔ)上進(jìn)行更深入的創(chuàng)新性開發(fā)實(shí)驗(yàn)，可以滿足一般高校嵌入式技術(shù)實(shí)驗(yàn)課程教學(xué)的需要。 論文介紹了嵌入式交叉編譯環(huán)境的建立以及實(shí)驗(yàn)開發(fā)板設(shè)計(jì)完成后進(jìn)行的調(diào)試。實(shí)驗(yàn)開發(fā)板移植的嵌入式操作系統(tǒng)為uClinux，采用的Bootloader為U-boot。論文還簡單介紹了實(shí)驗(yàn)系統(tǒng)的擴(kuò)展方案和二次開發(fā)方案，并對嵌入式新技術(shù)的發(fā)展做了粗淺的探討。 論文所做的工作以科學(xué)發(fā)展觀為指導(dǎo)，是對普通高校ARM嵌入式技術(shù)實(shí)驗(yàn)課程設(shè)計(jì)的一次有益探索。
標(biāo)簽： ARM 嵌入式 教學(xué)實(shí)驗(yàn)系統(tǒng)
上傳時(shí)間： 2013-04-24
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