本文以異步電機(jī)參數(shù)離線自整定及參數(shù)在線辨識為對象，從理論分析，算法提出，仿真證明和實(shí)驗(yàn)驗(yàn)證四部分進(jìn)行了深入研究。 異步電機(jī)參數(shù)離線自整定及參數(shù)在線辨識技術(shù)的研究，為異步電機(jī)控制性能的不斷提高提供了保障，以使更好，更精確的控制方式能夠應(yīng)用到工程實(shí)際中去。 由于在工程中使用的電機(jī)和變頻器不一定能夠匹配，而需要在電機(jī)運(yùn)行之前由專業(yè)的工程師對變頻器作重新設(shè)置，此過程復(fù)雜，耽誤時(shí)間而且需要專業(yè)人員操作。 本文提出一套異步電機(jī)參數(shù)離線自整定算法，使用C語言編程，并在一臺2.2KW電機(jī)的硬件實(shí)驗(yàn)平臺上驗(yàn)證了該算法，實(shí)現(xiàn)了電機(jī)在運(yùn)行之前，變頻器自動測試出電機(jī)的基本參數(shù)，為矢量控制等控制方式提供所需要的電機(jī)參數(shù)。 電機(jī)在運(yùn)行過程中，由于溫度等因素的影響，電機(jī)的參數(shù)會發(fā)生變化，影響電機(jī)運(yùn)行的穩(wěn)定性，所以要對電機(jī)參數(shù)做在線辨識。本文對異步電機(jī)參數(shù)在線辨識作了理論分析和方法總結(jié)，為下一步工作打下基礎(chǔ)。 算法的實(shí)現(xiàn)需要相應(yīng)的硬件實(shí)驗(yàn)平臺，本文對硬件實(shí)驗(yàn)平臺作了詳細(xì)介紹，包括主電路的設(shè)計(jì)、IGBT的驅(qū)動保護(hù)電路設(shè)計(jì)、DSP數(shù)字控制器的設(shè)計(jì)。 本文還對文中提出的實(shí)驗(yàn)方法作了MATLAB/Simulink仿真，驗(yàn)證了該方法的可行性，對實(shí)驗(yàn)有指導(dǎo)意義。
標(biāo)簽： 異步電機(jī) 參數(shù) 參數(shù)辨識
上傳時(shí)間： 2013-04-24
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視頻監(jiān)控一直是人們關(guān)注的應(yīng)用技術(shù)熱點(diǎn)之一，它以其直觀、方便、信息內(nèi)容豐富而被廣泛用于在電視臺、銀行、商場等場合。在視頻圖像監(jiān)控系統(tǒng)中，經(jīng)常需要對多路視頻信號進(jìn)行實(shí)時(shí)監(jiān)控，如果每一路視頻信號都占用一個(gè)監(jiān)視器屏幕，則會大大增加系統(tǒng)成本。視頻圖像畫面分割器主要功能是完成多路視頻信號合成一路在監(jiān)視器顯示，是視頻監(jiān)控系統(tǒng)的核心部分。 傳統(tǒng)的基于分立數(shù)字邏輯電路甚至DSP芯片設(shè)計(jì)的畫面分割器的體積較大且成本較高。為此，本文介紹了一種基于FPGA技術(shù)的視頻圖像畫面分割器的設(shè)計(jì)與實(shí)現(xiàn)。 本文對視頻圖像畫面分割技術(shù)進(jìn)行了分析，完成了基于ITU-RBT.656視頻數(shù)據(jù)格式的畫面分割方法設(shè)計(jì)；系統(tǒng)采用Xilinx公司的FPGA作為核心控制器，設(shè)計(jì)了視頻圖像畫面分割器的硬件電路，該電路在FPGA中，將數(shù)字電路集成在一起，電路結(jié)構(gòu)簡潔，具有較好的穩(wěn)定性和靈活性；在硬件電路平臺基礎(chǔ)上，以四路視頻圖像分割為例，完成了I2C總線接口模塊，異步FIFO模塊，有效視頻圖像數(shù)據(jù)提取模塊，圖像存儲控制模塊和圖像合成模塊的設(shè)計(jì)，首先，由攝像頭采集四路模擬視頻信號，經(jīng)視頻解碼芯片轉(zhuǎn)換為數(shù)字視頻圖像信號后送入異步FIFO緩沖。然后，根據(jù)畫面分割需要進(jìn)行視頻圖像數(shù)據(jù)抽取，并將抽取的視頻圖像數(shù)據(jù)按照一定的規(guī)則存儲到圖像存儲器。最后，按照數(shù)字視頻圖像的數(shù)據(jù)格式，將四路視頻圖像合成一路編碼輸出，實(shí)現(xiàn)了四路視頻圖像分割的功能。從而驗(yàn)證了電路設(shè)計(jì)和分割方法的正確性。 本文通過由FPGA實(shí)現(xiàn)多路視頻圖像的采集、存儲和合成等邏輯控制功能，I2C總線對兩片視頻解碼器進(jìn)行動態(tài)配置等方法，實(shí)現(xiàn)四路視頻圖像的輪流采集、存儲和圖像的合成，提高了系統(tǒng)集成度，并可根據(jù)系統(tǒng)需要修改設(shè)計(jì)和進(jìn)一步擴(kuò)展功能，同時(shí)提高了系統(tǒng)的靈活性。
上傳時(shí)間： 2013-04-24
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當(dāng)今電子系統(tǒng)的設(shè)計(jì)是以大規(guī)模FPGA為物理載體的系統(tǒng)芯片的設(shè)計(jì)，基于FPGA的片上系統(tǒng)可稱為可編程片上系統(tǒng)(SOPC)。SOPC的設(shè)計(jì)是以知識產(chǎn)權(quán)核(IPCore)為基礎(chǔ)，以硬件描述語言為主要設(shè)計(jì)手段，借助以計(jì)算機(jī)為平臺的EDA工具進(jìn)行的。 本文在介紹了FPGA與SOPC相關(guān)技術(shù)的基礎(chǔ)上，給出了SOPC技術(shù)開發(fā)調(diào)制解調(diào)器的方案。在分析設(shè)計(jì)軟件Matlab/DSP(Digital Signal Processing)。builder以及Quartus Ⅱ開發(fā)軟件進(jìn)行SOPC(System On a Programmable Chip)設(shè)計(jì)流程后，依據(jù)調(diào)制解調(diào)算法提出了一種基于DSP Builder調(diào)制解調(diào)器的SOPC實(shí)現(xiàn)方案，模塊化的設(shè)計(jì)方法大大縮短了調(diào)制解調(diào)器的開發(fā)周期。 在SOPC技術(shù)開發(fā)調(diào)制解調(diào)器的過程中，用MATLAB/Simulink的圖形方式調(diào)用Altera DSP Builder和其他Simulink庫中的圖形模塊(Block)進(jìn)行系統(tǒng)建模，在Simulink中仿真通過后，利用DSP Builder將Simulink的模型文件(．mdl)轉(zhuǎn)化成通用的硬件描述語言VHDL文件，從而避免了VHDL語言手動編寫系統(tǒng)的煩瑣過程，將精力集中于算法的優(yōu)化上。 基于DSP Builder的開發(fā)功能，調(diào)制解調(diào)器電路中的低通濾波器可直接調(diào)用FIRIP Core，進(jìn)一步提高了開發(fā)效率。 在進(jìn)行編譯、仿真調(diào)試成功后，經(jīng)過QuartusⅡ?qū)⒕幾g生成的編程文件下載到ALTERA公司Cyclone Ⅱ系列的FPGA芯片EP2C5F256C6，完成器件編程，從而給出了一種調(diào)制解調(diào)器的SOPC系統(tǒng)實(shí)現(xiàn)方案。
標(biāo)簽： FPGA 調(diào)制解調(diào)器
上傳時(shí)間： 2013-06-24
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本文介紹了一種采用單片F(xiàn)PGA 芯片進(jìn)行出租車計(jì)費(fèi)器的設(shè)計(jì)方法，主要闡述如何使用新興的EDA 器件取代傳統(tǒng)的電子設(shè)計(jì)方法，利用FPGA 的可編程性，簡潔而又多變的設(shè)計(jì)方法，縮短了研發(fā)周期，同時(shí)使出租車計(jì)費(fèi)器體積更小功能更強(qiáng)大。本設(shè)計(jì)不僅實(shí)現(xiàn)了出租車計(jì)費(fèi)器所需的一些基本功能，同時(shí)考慮到出租車行業(yè)的一些特殊性，更注重了把一些新的思路加入到設(shè)計(jì)中。主要包括采用了FPGA 芯片，使用VHDL 語言進(jìn)行編程，使其具有了更強(qiáng)的移植性，更加利于產(chǎn)品升級；利用LCD 液晶顯示取代了傳統(tǒng)的LED顯示，使其在顯示時(shí)更靈活多變，可以按需要改變顯示內(nèi)容而不拘泥于硬件； 靈活的計(jì)價(jià)標(biāo)準(zhǔn)設(shè)定使得油價(jià)波動等成本因數(shù)和出租車價(jià)格聯(lián)動成為可能； 同時(shí)也增加了統(tǒng)計(jì)功能、密碼設(shè)定、超速警報(bào)、路橋費(fèi)等新的功能使得本設(shè)計(jì)更加具有實(shí)用價(jià)值。
標(biāo)簽： FPGA 出租車計(jì)費(fèi)器
上傳時(shí)間： 2013-05-25
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數(shù)字電視近年來飛速發(fā)展，它最終取代模擬電視是一個(gè)必然趨勢?？删幊踢壿嫾夹g(shù)以及EDA技術(shù)的升溫也帶來了電子系統(tǒng)設(shè)計(jì)的巨大變革。本論文將迅速發(fā)展的FPGA技術(shù)應(yīng)用于數(shù)字電視系統(tǒng)中，研究探討了數(shù)字電視前端系統(tǒng)中的關(guān)鍵設(shè)備——傳輸流復(fù)用器的FPGA建模和實(shí)現(xiàn)，以及相關(guān)的關(guān)鍵技術(shù)。本論文首先介紹了數(shù)字電視的發(fā)展現(xiàn)狀和前景，概述了數(shù)字電視前端系統(tǒng)的組成結(jié)構(gòu)與關(guān)鍵技術(shù)，以及可編程邏輯技術(shù)的發(fā)展和優(yōu)勢。然后介紹了數(shù)字電視系統(tǒng)中的重要標(biāo)準(zhǔn)MPEG-2以及傳輸流復(fù)用器的原理和系統(tǒng)結(jié)構(gòu)，并且從理論上闡述了復(fù)用器設(shè)計(jì)的關(guān)鍵技術(shù)：PSI重組和PCR調(diào)整。接著詳細(xì)說明了如何運(yùn)用創(chuàng)新思路，采用獨(dú)特的硬件架構(gòu)在一片F(xiàn)PGA上實(shí)現(xiàn)整個(gè)復(fù)用器的軟件和硬件系統(tǒng)的方案，并且舉例說明了復(fù)用器硬件邏輯設(shè)計(jì)中所運(yùn)用的幾個(gè)FPGA設(shè)計(jì)技巧。最后對本文進(jìn)行總結(jié)，并提出了數(shù)字電視系統(tǒng)中復(fù)用器設(shè)備未來發(fā)展的設(shè)想。本文中介紹的基于SOPC的硬件復(fù)用器設(shè)計(jì)方案，將系統(tǒng)的軟件和硬件集成在一款A(yù)ltera公司新推出的低成本高密度cyclone系列FPGA上，并且將FPGA設(shè)計(jì)技巧運(yùn)用于復(fù)用器的硬件邏輯設(shè)計(jì)中。整個(gè)設(shè)計(jì)方案不但簡化了系統(tǒng)設(shè)計(jì)，而且實(shí)現(xiàn)了穩(wěn)定，高速，低成本，可擴(kuò)展性強(qiáng)的復(fù)用器系統(tǒng)。
上傳時(shí)間： 2013-06-02
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隨著移動終端、多媒體、Internet網(wǎng)絡(luò)、通信，圖像掃描技術(shù)的發(fā)展，以及人們對圖象分辨率，質(zhì)量要求的不斷提高，用軟件壓縮難以達(dá)到實(shí)時(shí)性要求，而且會帶來因傳輸大量原始圖象數(shù)據(jù)帶來的帶寬要求，因此采用硬件實(shí)現(xiàn)圖象壓縮已成為一種必然趨勢。而熵編碼單元作為圖像變換，量化后的處理環(huán)節(jié)，是圖像壓縮中必不可少的部分。研究熵編解碼器的硬件實(shí)現(xiàn)，具有廣闊的應(yīng)用背景。本文以星載視頻圖像壓縮的硬件實(shí)現(xiàn)項(xiàng)目為背景，對熵編碼器和解碼器的硬件實(shí)現(xiàn)進(jìn)行探討，給出了并行熵編碼和解碼器的實(shí)現(xiàn)方案。熵編解碼器中的難點(diǎn)是huffman編解碼器的實(shí)現(xiàn)。在設(shè)計(jì)并行huffman編碼方案時(shí)通過改善Huffman編碼器中變長碼流向定長碼流轉(zhuǎn)換時(shí)的控制邏輯,避免了因數(shù)據(jù)處理不及時(shí)造成數(shù)據(jù)丟失的可能性，從而保證了編碼的正確性。而在實(shí)現(xiàn)并行的huffman解碼器時(shí)，解碼算法充分利用了規(guī)則化碼書帶來的碼字的單調(diào)性，及在特定長度碼字集內(nèi)碼字變化的連續(xù)性，將并行解碼由模式匹配轉(zhuǎn)換為算術(shù)運(yùn)算，提高了存儲器的利用率、系統(tǒng)的解碼效率和速度。在實(shí)現(xiàn)并行huffman編碼的基礎(chǔ)上，結(jié)合針對DC子帶的預(yù)測編碼，針對直流子帶的游程編碼，能夠?qū)D像壓縮系統(tǒng)中經(jīng)過DWT變換，量化，掃描后的數(shù)據(jù)進(jìn)行正確的編碼。同時(shí)，在并行huffman解碼基礎(chǔ)上的熵解碼器也可以解碼出正確的數(shù)據(jù)提供給解碼系統(tǒng)的后續(xù)反量化模塊，進(jìn)一步處理。在本文介紹的設(shè)計(jì)方案中，按照自頂向下的設(shè)計(jì)方法，對星載圖像壓縮系統(tǒng)中的熵編解碼器進(jìn)行分析，進(jìn)而進(jìn)行邏輯功能分割及模塊劃分，然后分別實(shí)現(xiàn)各子模塊，并最終完成整個(gè)系統(tǒng)。在設(shè)計(jì)過程中，用高級硬件描述語言verilogHDL進(jìn)行RTL級描述。利用了Altera公司的QuartusII開發(fā)平臺進(jìn)行設(shè)計(jì)輸入、編譯、仿真，同時(shí)還采用modelsim仿真工具和symplicity的綜合工具，驗(yàn)證了設(shè)計(jì)的正確性。通過系統(tǒng)波形仿真和下板驗(yàn)證熵編碼器最高頻率可以達(dá)到127M，在62.5M的情況下工作正常。而熵解碼器也可正常工作在62.5M，吞吐量可達(dá)到2500Mbps，也能滿足性能要求。仿真驗(yàn)證的結(jié)果表明：設(shè)計(jì)能夠滿足性能要求，并具有一定的使用價(jià)值。
上傳時(shí)間： 2013-05-19
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利用混沌的對初值和參數(shù)敏感、偽隨機(jī)以及遍歷等特性設(shè)計(jì)的加密方案,相對傳統(tǒng)加密方案而言,表現(xiàn)出許多優(yōu)越性能,尤其在快速置亂和擴(kuò)散數(shù)據(jù)方面.目前,大多數(shù)混沌密碼傾向于軟件實(shí)現(xiàn),這些實(shí)現(xiàn)方案中數(shù)據(jù)串行處理且吞吐量有限,因而不適合硬件實(shí)現(xiàn).該論文分別介紹了適合FPGA(現(xiàn)場可編程門陣列)并行實(shí)現(xiàn)的序列密碼和分組密碼方案.序列密碼方案,對傳統(tǒng)LFSR(線性反饋移位寄存器)進(jìn)行改進(jìn),采用非線性的混沌方程代替LFSR中的線性反饋方程,進(jìn)而構(gòu)造出基于混沌偽隨機(jī)數(shù)發(fā)生器的加密算法.分組密碼方案,從圖像置亂的快速性考慮,將兩維混沌映射擴(kuò)展到三維空間;同時(shí),引入另一種混沌映射對圖像數(shù)據(jù)進(jìn)行擴(kuò)散操作,以有效地抵抗統(tǒng)計(jì)和差分攻擊.對于這兩種方案,文中給出了VHDL(硬件描述語言)編程、FPGA片內(nèi)功能模塊設(shè)計(jì)、加密效果以及硬件性能分析等.其中,序列密碼硬件實(shí)現(xiàn)方案,在不考慮通信延時(shí)的情況下,可以達(dá)到每秒61.622兆字節(jié)的加密速度.實(shí)驗(yàn)結(jié)果表明,這兩種加密算法的FPGA實(shí)現(xiàn)方案是可行的,并且能夠得到較高的安全性和較快的加密速度.
標(biāo)簽： FPGA 混沌 加密芯片 技術(shù)研究
上傳時(shí)間： 2013-04-24
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ISO和ITU-T制定的一系列視頻編碼國際標(biāo)準(zhǔn)的推出，開創(chuàng)了視頻通信和存儲應(yīng)用的新紀(jì)元。從H.261視頻編碼建議，到H.262/3、MPEG-1/2/4等都有一個(gè)共同的不斷追求的目標(biāo)，即在盡可能低的碼率(或存儲容量)下獲得盡可能好的圖像質(zhì)量。 本課題的研究建立在目前主流的壓縮算法的基礎(chǔ)上，綜合出各種標(biāo)準(zhǔn)中實(shí)現(xiàn)途徑的共性和優(yōu)勢，將算法的主體移植于FPGA(FieldProgrammableGateArray)平臺上。憑借該種類嵌入式系統(tǒng)配置靈活、資源豐富的特點(diǎn)，建立一個(gè)可重構(gòu)的內(nèi)核處理模塊。進(jìn)一步的完善算法(運(yùn)算速度、精度)和外圍系統(tǒng)后，就可作為專用視頻壓縮編碼器進(jìn)行門級電路設(shè)計(jì)的原型，構(gòu)建一個(gè)片上可編程的獨(dú)立系統(tǒng)。 編碼器設(shè)計(jì)有良好的應(yīng)用前景，通過使用離散余弦變換和熵編碼，對運(yùn)動圖像從空間上進(jìn)行壓縮編碼，使得編碼后的數(shù)據(jù)流適合于傳輸、通信、存儲和編輯等方面的要求。同時(shí)，系統(tǒng)的設(shè)計(jì)將解碼的工作量大幅度降低，功能模塊在作適當(dāng)?shù)母膭雍罂蔀榻獯a器的參考設(shè)計(jì)使用。 研究所涉及的各功能模塊都進(jìn)行了系統(tǒng)性的仿真和綜合，滿足工程樣機(jī)的前期研發(fā)需要。
上傳時(shí)間： 2013-04-24
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本文提出了一種高速Viterbi譯碼器的FPGA實(shí)現(xiàn)方案。這種Viterbi譯碼器的設(shè)計(jì)方案既可以制成高性能的單片差錯(cuò)控制器，也可以集成到大規(guī)模ASIC通信芯片中，作為全數(shù)字接收的一部分。 本文所設(shè)計(jì)的Viterbi譯碼器采用了基四算法，與基二算法相比，其譯碼速率在理論上約提升一倍。加一比一選單元是Viterbi譯碼器最主要的瓶頸所在，本文在加一比一選模塊中采用了全并行結(jié)構(gòu)的設(shè)計(jì)方法，這種方法雖然增加了硬件的使用面積，卻有效的提高了譯碼器的速率。在幸存路徑管理部分采用了兩路并行回溯的設(shè)計(jì)方法，與寄存器交換法相比，回溯算法更適用于FPGA開發(fā)設(shè)計(jì)。為了提高譯碼性能，減小譯碼差錯(cuò)，本文采用較大譯碼深度的回溯算法以保證幸存路徑進(jìn)行合并。實(shí)現(xiàn)了基于FPGA的誤碼測試儀，在FPGA內(nèi)部完成誤碼驗(yàn)證和誤碼計(jì)數(shù)的工作。 與基于軟件實(shí)現(xiàn)譯碼過程的DSP芯片不同，F(xiàn)PGA芯片完全采用硬件平臺對Viterbi譯碼器加以實(shí)現(xiàn)，這使譯碼速率得到很大的提升。針對于具體的FPGA硬件實(shí)現(xiàn)，本文采用了硬件描述語言VHDL來完成設(shè)計(jì)。通過對譯碼器的綜合仿真和FPGA實(shí)現(xiàn)驗(yàn)證了該方案的可行性。譯碼器的最高譯碼輸出速率可以達(dá)到60Mbps。
上傳時(shí)間： 2013-04-24
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LDPC碼以其接近Shannon極限的優(yōu)異性能在編碼界引起了轟動，成為研究的熱點(diǎn)。隨著研究的不斷深入和技術(shù)的發(fā)展，目前，LDPC碼已經(jīng)被多個(gè)通信系統(tǒng)定為信道編碼方案，并被應(yīng)用到第二代數(shù)字視頻廣播衛(wèi)星(DVB—S2)通信系統(tǒng)中。由于LDPC碼譯碼過程中所涉及的數(shù)據(jù)量龐大，譯碼時(shí)序控制復(fù)雜，如何實(shí)現(xiàn)LDPC碼譯碼器成為了人們研究的重點(diǎn)。 論文以基于FPGA實(shí)現(xiàn)LDPC碼譯碼器為研究目標(biāo)，主要對譯碼算法選擇、譯碼數(shù)據(jù)量化、定點(diǎn)數(shù)據(jù)表示方式、譯碼算法關(guān)鍵運(yùn)算單元的FPGA設(shè)計(jì)和譯碼的時(shí)序控制進(jìn)行了深入研究。首先分析了LDPC碼的基本譯碼原理和常用譯碼算法。然后重點(diǎn)分析了BP算法、Log-BP算法、最小和算法和歸一化最小和算法，并對四種譯碼算法的糾錯(cuò)性能和譯碼復(fù)雜度進(jìn)行比較論證，選出適合硬件實(shí)現(xiàn)的譯碼方案。結(jié)合通信系統(tǒng)，對譯碼算法進(jìn)行仿真分析，確定了譯碼算法的各個(gè)參數(shù)值和譯碼量化方案。 在系統(tǒng)仿真分析論證的基礎(chǔ)之上，以歸一化最小和譯碼算法為理論方案，利用硬件描述語言編寫譯碼功能模塊，并基于FPGA實(shí)現(xiàn)了固定譯碼長度的LDPC碼譯碼器，利用MATLAB和Modelsim分別對譯碼器進(jìn)行了功能驗(yàn)證和時(shí)序驗(yàn)證，最后模擬通信系統(tǒng)完成了譯碼器的硬件測試。
標(biāo)簽： LDPC FPGA 譯碼器 實(shí)現(xiàn)研究
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