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ACtive-HDL

占用資源少的verilog HDL uart接口；采用固定波特率115200

占用資源少的verilog HDL uart接口；采用固定波特率115200，可以修改程序中的分頻來修改波特率，模式為1個(gè)啟始位，8位數(shù)據(jù)位，1個(gè)停止位；帶1字節(jié)緩存；當(dāng)緩存空時(shí)輸出空信號(hào)

標(biāo)簽： verilog 115200 uart HDL

上傳時(shí)間： 2013-12-28

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verilog設(shè)計(jì)練習(xí)進(jìn)階,針對(duì)的讀者是 verilog hdl的初學(xué)者。

verilog設(shè)計(jì)練習(xí)進(jìn)階,針對(duì)的讀者是 verilog hdl的初學(xué)者。

標(biāo)簽： verilog hdl 進(jìn)階初學(xué)者

上傳時(shí)間： 2014-01-24

上傳用戶：thinode
this is a verilog hdl language referance book , tell you the basic useage of this language.

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標(biāo)簽： language this referance verilog

上傳時(shí)間： 2016-02-06

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Quick Reference for Verilog HDL

Quick Reference for Verilog HDL

標(biāo)簽： Reference Verilog Quick HDL

上傳時(shí)間： 2016-02-08

上傳用戶：時(shí)代電子小智
第一章數(shù)字信號(hào)處理、計(jì)算、程序、算法和硬線邏輯的基本概念第二章 Verilog HDL設(shè)計(jì)方法概述第三章 Verilog HDL的基本語法第四章不同抽象級(jí)別的Verilog HDL模型

第一章數(shù)字信號(hào)處理、計(jì)算、程序、算法和硬線邏輯的基本概念第二章 Verilog HDL設(shè)計(jì)方法概述第三章 Verilog HDL的基本語法第四章不同抽象級(jí)別的Verilog HDL模型第五章基本運(yùn)算邏輯和它們的Verilog HDL模型第六章運(yùn)算和數(shù)據(jù)流動(dòng)控制邏輯第七章有限狀態(tài)機(jī)和可綜合風(fēng)格的Verilog HDL

標(biāo)簽： Verilog HDL 數(shù)字信號(hào)處理基本概念

上傳時(shí)間： 2016-02-08

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非常號(hào)的Verilog HDL教學(xué)源碼

非常號(hào)的Verilog HDL教學(xué)源碼，大家多

標(biāo)簽： Verilog HDL 源碼

上傳時(shí)間： 2014-01-06

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Verilog HDL 高級(jí)數(shù)字設(shè)計(jì)源碼 _chapter4

Verilog HDL 高級(jí)數(shù)字設(shè)計(jì)源碼 _chapter4

標(biāo)簽： Verilog chapter HDL 數(shù)字設(shè)計(jì)

上傳時(shí)間： 2014-01-03

上傳用戶：cooran
Verilog HDL 高級(jí)數(shù)字設(shè)計(jì)源碼 _chapter5

Verilog HDL 高級(jí)數(shù)字設(shè)計(jì)源碼 _chapter5

標(biāo)簽： Verilog chapter HDL 數(shù)字設(shè)計(jì)

上傳時(shí)間： 2013-12-26

上傳用戶：agent
VerilogHDL_advanced_digital_design_code_Ch6 Verilog HDL 高級(jí)數(shù)字設(shè)計(jì)源碼ch6

VerilogHDL_advanced_digital_design_code_Ch6 Verilog HDL 高級(jí)數(shù)字設(shè)計(jì)源碼ch6

標(biāo)簽： VerilogHDL_advanced_digital_desig n_code_Ch Verilog HDL

上傳時(shí)間： 2016-02-12

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VerilogHDL_advanced_digital_design_code_Ch7 Verilog HDL 高級(jí)數(shù)字設(shè)計(jì) 源碼ch7

VerilogHDL_advanced_digital_design_code_Ch7 Verilog HDL 高級(jí)數(shù)字設(shè)計(jì) 源碼ch7

標(biāo)簽： VerilogHDL_advanced_digital_desig n_code_Ch Verilog HDL

上傳時(shí)間： 2013-12-23

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