本文使用實例描述了在 FPGA/CPLD 上使用 VHDL 進(jìn)行分頻器設(shè)
計，包括偶數(shù)分頻、非 50％占空比和 50％占空比的奇數(shù)分頻、半整數(shù)
（N+0.5）分頻、小數(shù)分頻、分?jǐn)?shù)分頻以及積分分頻。所有實現(xiàn)均可
通過 Synplify Pro 或 FPGA 生產(chǎn)廠商的綜合器進(jìn)行綜合，形成可使
用的電路，并在 ModelSim 上進(jìn)行驗證。
標(biāo)簽：
FPGA
CPLD
VHDL
分頻器
上傳時間：
2013-12-15
上傳用戶：從此走出陰霾
