模糊控制 C語言實現(xiàn) 利用模糊數(shù)學(xué)的基本思想和理論的控制方法。在傳統(tǒng)的控制領(lǐng)域里，控制系統(tǒng)動態(tài)模式的精確與否是影響控制優(yōu)劣的最主要關(guān)鍵，系統(tǒng)動態(tài)的信息越詳細，則越能達到精確控制的目的。
上傳時間： 2013-05-20
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隨著數(shù)字圖像處理的應(yīng)用領(lǐng)域不斷擴大，實時處理技術(shù)成為研究的熱點。VLSI技術(shù)的迅猛發(fā)展為數(shù)字圖像實時處理技術(shù)提供了硬件基礎(chǔ)。其中FPGA(現(xiàn)場可編程門陣列)的特點使其在圖像采集和處理方面的應(yīng)用顯得更加經(jīng)濟、靈活、方便。 本文設(shè)計了一種以FPGA為工作核心，并實現(xiàn)了PCI接口的圖像采集壓縮系統(tǒng)。整個系統(tǒng)采用了自頂向下的設(shè)計方案，先把系統(tǒng)分成了三大塊，即圖像采集、PCI接口和圖像壓縮，然后分別設(shè)計各個大模塊中的子模塊。 首先，利用FPGA對專用視頻轉(zhuǎn)換器SAA7111A進行控制，因為SAA7111A是采用IC總線模塊，從而完成了對SAA7111A的控制，并通過設(shè)計圖像采集模塊、讀/寫數(shù)據(jù)模塊、總線管理模塊等，實現(xiàn)把標準的模擬視頻信號轉(zhuǎn)換成數(shù)字視頻信號并采集的功能。 其次，在了解PCI規(guī)范的前提下，深入地分析了PCI時序和地址配置空間等，設(shè)計了簡化邏輯的狀態(tài)機，并用VHDL硬件描述語言設(shè)計了程序，完成了簡化邏輯的PCI接口設(shè)計在FPGA芯片內(nèi)部的實現(xiàn)，達到了一33MHz、32位數(shù)據(jù)寬度、支持猝發(fā)傳輸?shù)腜CI從設(shè)備模塊的接口功能，與傳統(tǒng)的使用PCI專用接口芯片來實現(xiàn)的PCI接口比較來看，更加節(jié)約了系統(tǒng)的邏輯資源，降低了成本，增加了設(shè)計的靈活性。 再次，設(shè)計了WINDOWS下對PCI接口的驅(qū)動程序。驅(qū)動程序可以選擇不同的方法來完成，當(dāng)然每個方法都有自己的特點，對幾種主要設(shè)計驅(qū)動程序的方法作以比較之后，本文選擇了使用DRIVER WORKS工具來完成。通過對配置空間的設(shè)計、系統(tǒng)端口和內(nèi)存映射的設(shè)計、中斷服務(wù)的設(shè)計等，用VC++語言編寫了驅(qū)動程序。 最后，考慮到增加系統(tǒng)的實用性和完備性，還填加設(shè)計了圖像的壓縮部分。這部分需要完成的工作是在上述系統(tǒng)完成后，再額外地把采集來的視頻數(shù)據(jù)通過另一路數(shù)據(jù)通道按照一定的格式壓縮后存儲到硬盤中。本系統(tǒng)中，這部分設(shè)計是利用Altera公司提供的IP核來完成壓縮的，同時還用VHDL語言在FPGA上設(shè)計了IDE硬盤接口，使壓縮后的數(shù)據(jù)存儲到硬盤中。
上傳時間： 2013-06-01
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可靠通信要求消息從信源到信宿盡量無誤傳輸，這就要求通信系統(tǒng)具有很好的糾錯能力，如使用差錯控制編碼。自仙農(nóng)定理提出以來，先后有許多糾錯編碼被相繼提出，例如漢明碼，BCH碼和RS碼等，而C。Berrou等人于1993年提出的Turbo碼以其優(yōu)異的糾錯性能成為通信界的一個里程碑。 然而，Turbo碼迭代譯碼復(fù)雜度大，導(dǎo)致其譯碼延時大，故而在工程中的應(yīng)用受到一定限制，而并行Turbo譯碼可以很好地解決上述問題。本論文的主要工作是通過硬件實現(xiàn)一種基于幀分裂和歸零處理的新型并行Turbo編譯碼算法。論文提出了一種基于多端口存儲器的并行子交織器解決方法，很好地解決了并行訪問存儲器沖突的問題。 本論文在現(xiàn)場可編程門陣列(FPGA)平臺上實現(xiàn)了一種基于幀分裂和籬笆圖歸零處理的并行Turbo編譯碼器。所實現(xiàn)的并行Turbo編譯碼器在時鐘頻率為33MHz，幀長為1024比特，并行子譯碼器數(shù)和最大迭代次數(shù)均為4時，可支持8.2Mbps的編譯碼數(shù)掘吞吐量，而譯碼時延小于124us。本文還使用EP2C35FPGA芯片設(shè)計了系統(tǒng)開發(fā)板。該開發(fā)板可提供高速以太網(wǎng)MAC／PHY和PCI接口，很好地滿足了通信系統(tǒng)需求。系統(tǒng)測試結(jié)果表明，本文所實現(xiàn)的并行Turbo編譯碼器及其開發(fā)板運行正確、有效且可靠。 本論文主要分為五章，第一章為緒論，介紹Turbo碼背景和硬件實現(xiàn)相關(guān)技術(shù)。第二章為基于幀分裂和歸零的并行Turbo編碼的設(shè)計與實現(xiàn)，分別介紹了編碼器和譯碼器的RTL設(shè)計，還提出了一種基于多端口存儲器的并行子交織器和解交織器設(shè)計。第三章討論了使用NIOS處理器的SOC架構(gòu)，使用SOC架構(gòu)處理系統(tǒng)和基于NIOSII處理器和uC／0S一2操作系統(tǒng)的架構(gòu)。第四章介紹了FPGA系統(tǒng)開發(fā)板設(shè)計與調(diào)試的一些工作。最后一章為本文總結(jié)及其展望。
上傳時間： 2013-04-24
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自適應(yīng)濾波器是智能天線技術(shù)中核心部分-自適應(yīng)波束成形器的關(guān)鍵技術(shù)，算法的高效穩(wěn)定性及硬件時鐘速率的快慢是判斷波束成形器性能優(yōu)劣的主要標準。 首先選取工程領(lǐng)域最常用的自適應(yīng)橫向LMS濾波算法作為研究對象，提出了利用最小均方誤差意義下自適應(yīng)濾波器的輸出信號與主通道噪聲信號的等效關(guān)系，得到濾波器最佳自適應(yīng)參數(shù)的方法。并分析了在平穩(wěn)和非平穩(wěn)環(huán)境噪聲下，濾波器的收斂速度、權(quán)系數(shù)穩(wěn)定性、跟蹤輸入信號的能力和信噪比的改善等特性。 在分析梯度自適應(yīng)格型算法的基礎(chǔ)上，提出利用最佳反射系數(shù)的收斂性和穩(wěn)定性，得到了梯度自適應(yīng)格型濾波器的定步長改進方法；并以改進的梯度自適應(yīng)格型和線性組合器組成梯度自適應(yīng)格型聯(lián)合處理算法，在同樣環(huán)境噪聲下，相比自適應(yīng)橫向LMS算法，其各項性能指標都得到了極大地改善，而且有利于節(jié)省硬件資源。 設(shè)計了自適應(yīng)橫向LMS濾波器和梯度自適應(yīng)格型聯(lián)合處理濾波器的電路模型，并用馳豫超前技術(shù)對兩類濾波器進行了流水線優(yōu)化。利用Altera公司的CycloneⅡ系列EP2C5T144C6芯片和多種EDA工具，完成了濾波器的FPGA硬件設(shè)計與仿真實現(xiàn)。并以FPGA實現(xiàn)的3節(jié)梯度自適應(yīng)格型聯(lián)合處理器為核心，設(shè)計了一種TD-SCDMA系統(tǒng)的自適應(yīng)波束成形器，分析表明可以很好地利用系統(tǒng)提供的參考信號對下行波束進行自適應(yīng)成形。
標簽： FPGA 自適應(yīng)濾波器 算法設(shè)計
上傳時間： 2013-07-16
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msp430單片機c語言應(yīng)用程序設(shè)計實例精講,msp430單片機c語言應(yīng)用程序設(shè)計實例精講,msp430單片機c語言應(yīng)用程序設(shè)計實例精講
上傳時間： 2013-05-17
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對MSP430的C編譯器做詳細講解，使讀者熟練掌握IAR軟件的使用
上傳時間： 2013-06-02
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隨著多媒體編碼技術(shù)的發(fā)展，視頻壓縮標準在很多領(lǐng)域都得到了成功應(yīng)用，如視頻會議(H.263)、DVD(MPEG-2)、機頂盒(MPEG-2)等等，而網(wǎng)絡(luò)帶寬的不斷提升和高效視頻壓縮技術(shù)的發(fā)展使人們逐漸把關(guān)注的焦點轉(zhuǎn)移到了寬帶網(wǎng)絡(luò)數(shù)字電視(IPTV)、流媒體等基于傳輸?shù)臉I(yè)務(wù)上來。帶寬的增加為流式媒體的發(fā)展鋪平了道路，而高效的視頻壓縮標準的出臺則是流媒體技術(shù)發(fā)展的關(guān)鍵。H.264/AVC是由國際電信聯(lián)合會和國際標準化組織共同發(fā)展的下一代視頻壓縮標準之一。新標準中采用了新的視頻壓縮技術(shù)，如多模式幀間預(yù)測、1/4像素精度預(yù)測、整數(shù)DCT變換、變塊尺寸運動補償、基于上下文的二元算術(shù)編碼(CABAC)、基于上下文的變長編碼(CAVLC)等等，這些技術(shù)的采用大大提高了視頻壓縮的效率，更有利于寬帶網(wǎng)絡(luò)數(shù)字電視(IPTV)、流媒體等基于傳輸?shù)臉I(yè)務(wù)的實現(xiàn)。 本文主要根據(jù)視頻會議應(yīng)用的需要對JM8.6代碼進行優(yōu)化，目標是實現(xiàn)基于Baseline的低復(fù)雜度的CIF編碼器，并對部分功能模塊進行電路設(shè)計。在設(shè)計方法上采用自頂向下的設(shè)計方法，首先對H.264編碼器的C代碼和算法進行優(yōu)化，并對優(yōu)化后的結(jié)果進行測試比較，結(jié)果顯示在圖像質(zhì)量沒有明顯降低的情況下，H.264編碼器編碼CIF格式視頻每秒達到15幀以上，滿足了視頻會議應(yīng)用的實時性要求。然后，以C模型為參考對H.264編碼器的部分功能模塊電路進行設(shè)計。采用Verilog HDL實現(xiàn)了這些模塊，并在Quartus Ⅱ中進行了綜合、仿真、驗證。主要完成了Zig-zag掃描和CAVLC模塊的設(shè)計，詳細說明模塊的工作原理和過程，然后進行多組的仿真測試，結(jié)果與C模型相應(yīng)部分的結(jié)果一致，證明了設(shè)計的正確性。
上傳時間： 2013-06-11
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本文利用Verilog HDL語言在FPGA上實現(xiàn)IC總線的規(guī)范，又簡要介紹了Quartus Ⅱ設(shè)計環(huán)境和設(shè)計方法，以及FPGA的設(shè)計流程。在此基礎(chǔ)上，重點介紹了I
上傳時間： 2013-04-24
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該論文基于NIOS Ⅱ軟核處理器和Altera的FPGA技術(shù)，設(shè)計了一種便攜式的振動頻譜分析儀，用于旋轉(zhuǎn)機械的故障監(jiān)測和診斷。以SOPC技術(shù)為手段，將信號采集和信號處理電路通過可編程片上系統(tǒng)來實現(xiàn)，其特點是將對ADC的控制、數(shù)字信號的濾波、快速傅立葉變換的設(shè)計，通過FPGA芯片集成在一起，以NIOS Ⅱ來完成32位CPU的狀態(tài)控制功能。工程機械、汽車車輛中都存在諸如發(fā)動機類的旋轉(zhuǎn)機械，這類設(shè)備的異常振動往往會影響正常工作，嚴重時還會出現(xiàn)各種重大事故，該分析儀可以實時地或定期地對發(fā)動機、齒輪箱等旋轉(zhuǎn)機械進行振動頻譜分析和監(jiān)測，運用于民用機械能產(chǎn)生非常好的經(jīng)濟效益。 該論文從四個方面進行了研究工作。其一，利用FPGA對ADC芯片的工作進行控制，使其在規(guī)定的時間內(nèi)與DSP模塊進行數(shù)據(jù)交換，并對ADC各引腳時序進行控制，使兩者協(xié)調(diào)同步工作，編制了相應(yīng)的VHDL語言程序。其二，采用SOPC Builder設(shè)計開發(fā)，實現(xiàn)了基于NIOS Ⅱ的32位CPU軟核，創(chuàng)建了相應(yīng)的C/C++和匯編的宏代碼，使得軟件可以訪問用戶自定義邏輯。對頂層設(shè)計產(chǎn)生的VHDL的RTL代碼和仿真文件進行了綜合、編譯適配以及仿真。其三，配合Matlab和DSP Builder的強大功能進行DSP模塊設(shè)計，開發(fā)出了FIR和FFT等功能模塊，并且添加到SOPC系統(tǒng)中，使其可以由NIOS Ⅱ很容易的調(diào)用。其四，在NIOS Ⅱ系統(tǒng)中添加了uC/OS Ⅱ操作系統(tǒng)，提高了整個系統(tǒng)的穩(wěn)定性，并且降低了開發(fā)難度，提高了系統(tǒng)升級的能力。由于整個設(shè)計是基于FPGA開發(fā)的，所以該系統(tǒng)包括了所有FPGA系統(tǒng)的特點，包括并行的DSP處理、在系統(tǒng)可編程、升級簡單等特點，極易使設(shè)計產(chǎn)品化。
上傳時間： 2013-04-24
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回波抵消器在免提電話、無線產(chǎn)品、IP電話、ATM語音服務(wù)和電話會議等系統(tǒng)中，都有著重要的應(yīng)用。在不同應(yīng)用場合對回波抵消器的要求并不完全相同，本文主要研究應(yīng)用于電話系統(tǒng)中的電回波抵消器。電回波是由于語音信號在電話網(wǎng)中傳輸時由于阻抗不匹配而產(chǎn)生的。 傳統(tǒng)回波抵消器主要是基于通用DSP處理器實現(xiàn)的，這種回波抵消器在系統(tǒng)實時性要求不高的場合能很好的滿足回波抵消的性能要求，但是在實時性要求較高的場合，其處理速度等性能方面已經(jīng)不能滿足系統(tǒng)高速、實時的需要。現(xiàn)代大容量、高速度的FPGA的出現(xiàn)，克服了上訴方案的諸多不足。用FPGA來實現(xiàn)數(shù)字信號處理可以很好地解決并行性和速度問題，且其靈活的可配置特性使得FPGA構(gòu)成的DSP系統(tǒng)非常易于修改、測試和硬件升級。 本文研究目標是如何在FPGA芯片上實現(xiàn)回波抵消器，完成的主要工作有： (1)深入研究了回波抵消器各模塊算法，包括自適應(yīng)濾波算法、遠端檢測算法、雙講檢測算法、NLP算法、舒適噪聲產(chǎn)生算法，并實現(xiàn)了這些算法的C程序。 (2)深入研究了回波抵消器基于FPGA的設(shè)計流程與實現(xiàn)方法，并利用硬件描述語言Verilog HDL實現(xiàn)了各部分算法。 (3)在OuartusⅡ和ModelSim仿真環(huán)境下對該系統(tǒng)進行模塊級和系統(tǒng)級的功能仿真、時序仿真和驗證。并在FPGA硬件平臺上實現(xiàn)了該系統(tǒng)。 (4)根據(jù)ITU-T G．168的標準和建議，對設(shè)計進行了大量的主、客測試，各項測試結(jié)果均達到或優(yōu)于G．168的要求。
上傳時間： 2013-06-23
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