風(fēng)險財務(wù)控制庫 Risk Quantify is an open source financial library, with a focus on managing the risk of financial instruments. The aim of this project is to provide people working in the financial industry with a good base to use in building their own applications. Risk Quantify provides pricing routines, term structure building and management, calendar routines, asset management routines and more.
標(biāo)簽： financial Quantify managing library
上傳時間： 2014-01-25
上傳用戶：363186
在主機(jī)上編譯后，上傳CLOCK，重起開發(fā)板。 在主機(jī)上編譯后，上傳CLOCK，重起開發(fā)板。
上傳時間： 2014-11-26
上傳用戶：xaijhqx
在主機(jī)上編譯后，上傳INT，重起開發(fā)板。 在主機(jī)上編譯后，上傳CLOCK，重起開發(fā)板。
上傳時間： 2016-03-20
上傳用戶：sammi
小而全的軟盤鏡像文件，原創(chuàng)！fbdisk-壞道屏蔽；clock-時鐘顯示；支持DOS下USB，快速分區(qū)；殺進(jìn)程killer.exe gdisk-最好的分區(qū)工具，方法見fd.txt。
上傳時間： 2013-12-13
上傳用戶：playboys0
This example describes how to use the ADC and DMA to transfer continuously converted data from ADC to a data buffer. The ADC is configured to converts continuously ADC channel14. Each time an end of conversion occurs the DMA transfers, in circular mode, the converted data from ADC1 DR register to the ADC_ConvertedValue variable. The ADC1 clock is set to 14 MHz.
標(biāo)簽： continuously ADC describes converted
上傳時間： 2014-01-03
上傳用戶：徐孺
NRF905驅(qū)動代碼 // The content of this struct is nRF905 s initialize data. // CH_NO=1 433MHZ Normal Opration,No Retrans RX,TX Address is 4 Bytes // RX TX Payload Width is 32 Bytes Disable Extern Clock Fosc=16MHZ // 8 Bits CRC And enable
標(biāo)簽： initialize 905 content Normal
上傳時間： 2013-12-16
上傳用戶：lanjisu111
vhdl編寫，8b—10b 編解碼器設(shè)計 Encoder: 8b/10b Encoder (file: 8b10b_enc.vhd) Synchronous clocked inputs (latched on each clock rising edge) 8-bit parallel unencoded data input KI input selects data or control encoding Asynchronous active high reset initializes all logic Encoded data output 10-bit parallel encoded output valid 1 clock later Decoder: 8b/10b Decoder (file: 8b10b_dec.vhd) Synchronous clocked inputs (latched on each clock rising edge) 10-bit parallel encoded data input Asynchronous active high reset initializes all logic Decoded data, disparity and KO outputs 8-bit parallel unencoded output valid 1 clock later
上傳時間： 2016-05-05
上傳用戶：gundamwzc
基于原本對該課題的了解，大致認(rèn)為該系統(tǒng)主要要涉及日歷功能和記事本功能，而日歷功能主要涉及JAVA 中Calendar的類，可以實現(xiàn)對日歷功能的算法，而日歷面版功能的具體實現(xiàn)，則可以參照我們做實驗的時候做的一個日歷程序。另外一個問題是記事本功能的實現(xiàn)，要實現(xiàn)對記事內(nèi)容的保存，考慮到要用到文件的讀寫功能。似乎不是很難實現(xiàn)，但是要實現(xiàn)提醒功能，該功能要求用戶對某一事件可以實現(xiàn)提醒功能，該功能的實現(xiàn)讓我覺得有點無措，上網(wǎng)查閱了些資料后發(fā)現(xiàn)需要要多線程的處理機(jī)制。而在文件方面的處理有很多問題沒有仔細(xì)考慮。例如，是所有的記錄內(nèi)容全部放在同一個文件下面，還是所有的文件分別存放，倘若所有的記事全部放在一個文件下面的話，那么查找信息及查閱相關(guān)記事的時候?qū)⑷绾翁幚恚吭诳紤]之后決定要分別存放在不同的文件里面。該課題大概的思路如此，很多細(xì)節(jié)問題還沒有做仔細(xì)的考慮。下面對該思路進(jìn)行具體的研究，探究其可行性。及具體執(zhí)行方案。
標(biāo)簽：
上傳時間： 2014-01-25
上傳用戶：ynsnjs
16位cpu設(shè)計VHDL源碼，其中包括alu，clock，memory等部分的設(shè)計
上傳時間： 2016-06-30
上傳用戶：saharawalker
This assignment requires you to complete the dynamic drawing components of the Date/Time Control Panel from the previous two programming assignments. In particular, you will be moving the map found in the "Time Zone" tab when the time zone changes and will be drawing a clock face corresponding to the time setting.
標(biāo)簽： assignment components the requires
上傳時間： 2016-07-03
上傳用戶：JIUSHICHEN
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