基于CycloneIII構(gòu)成的RS編碼系統(tǒng)
本文采用Altera公司的FPGA器件Cyclone III系列EP3C10作為核心器件構(gòu)成了R-S(255,223)編碼系統(tǒng);利用Quartus II 9.0作為硬件仿真平臺(tái),用硬件描述語言Verilog_HDL實(shí)現(xiàn)編程,并且通過JTAG接口與EP3C10連接。R-S(Reed-Solomon)碼...
本文采用Altera公司的FPGA器件Cyclone III系列EP3C10作為核心器件構(gòu)成了R-S(255,223)編碼系統(tǒng);利用Quartus II 9.0作為硬件仿真平臺(tái),用硬件描述語言Verilog_HDL實(shí)現(xiàn)編程,并且通過JTAG接口與EP3C10連接。R-S(Reed-Solomon)碼...
針對(duì)固定碼長Turbo碼適應(yīng)性差的缺點(diǎn),以LTE為應(yīng)用背景,提出了一種幀長可配置的Turbo編譯碼器的FPGA實(shí)現(xiàn)方案。該設(shè)計(jì)可以依據(jù)具體的信道環(huán)境和速率要求調(diào)節(jié)信息幀長,平衡譯碼性能和系統(tǒng)時(shí)延。方案采用“自頂向下”的設(shè)計(jì)思想和“自底而上”的實(shí)現(xiàn)方法,對(duì) Turbo編譯碼系統(tǒng)模塊化設(shè)計(jì)后優(yōu)化統(tǒng)一,經(jīng)...
為解決目前高速信號(hào)處理中的數(shù)據(jù)傳輸速度瓶頸以及傳輸距離的問題,設(shè)計(jì)并實(shí)現(xiàn)了一種基于FPGA 的高速數(shù)據(jù)傳輸系統(tǒng),本系統(tǒng)借助Altera Cyclone III FPGA 的LVDS I/O 通道產(chǎn)生LVDS 信號(hào),穩(wěn)定地完成了數(shù)據(jù)的高速、遠(yuǎn)距離傳輸。系統(tǒng)所需的8B/10B 編解碼、數(shù)據(jù)時(shí)鐘恢復(fù)(CD...
包括Pheromones Algorythm、Memory Algorythm和Hill Climbing Algorythm I,II,III在內(nèi)的多個(gè)人工智能算法的實(shí)現(xiàn)...
一個(gè)mp3的解碼程序,c語言實(shí)現(xiàn)。其中只對(duì)layer III 進(jìn)行解碼。...