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H橋變壓器

H.264標準解碼器全部verilog源碼

H.264標準解碼器全部verilog源碼，包括幀內、幀間、變換編碼、熵編碼、濾波等所有模塊

標簽： verilog 264 標準解碼器

上傳時間： 2013-12-25

上傳用戶：nanfeicui
華為開關電源電感器設計.pdf

華為開關電源電感器設計正激式開關電源變壓器設計步驟

標簽： 華為開關電源

上傳時間： 2021-12-03

上傳用戶：fliang
反激式控制器改善了多輸出應用的交叉調節(jié)性能

反激式轉換器通常應用於具有多個輸出電壓並要求中低輸出功率的電源。配合采用一個反激式轉換器，多輸出僅增加極少的成本或復雜度––– 每個額外的輸出僅要求另一個變壓器繞組、整流器和輸出濾波電容器。

標簽： 反激式控制器輸出調節(jié) 性能

上傳時間： 2013-11-22

上傳用戶：3294322651
折衷選擇輸入電容鏈波電流的線壓范圍

透過增加輸入電容，可以在獲得更多鏈波電流的同時，還能藉由降低輸入電容的壓降來縮小電源的工作輸入電壓範圍。這會影響電源的變壓器圈數(shù)比以及各種電壓與電流應力(current stresscurrent stress current stresscurrent stress current stress current stress )。電容鏈波電流額定值越大，應力越小，電源效率也就越高。

標簽： 輸入電容電流

上傳時間： 2013-11-11

上傳用戶：jelenecheung
600w變壓器計算

那么我們可以進行如下計算：1，輸出電流Iout=Pout/Udc=600/400=1.5A2，最大輸入功率Pin=Pout/η=600/0.92=652W3，輸入電流最大有效值Iinrmsmax=Pin/Umin=652/85=7.67A4，那么輸入電流有效值峰值為Iinrmsmax*1.414=10.85A5，高頻紋波電流取輸入電流峰值的20%，那么Ihf=0.2*Iinrmsmax=0.2*10.85=2.17A6，那么輸入電感電流最大峰值為：ILpk=Iinrmsmax+0.5*Ihf=10.85+0.5*2.17=11.94A7，那么升壓電感最小值為Lmin=(0.25*Uout)/(Ihf*fs)=(0.25*400)/(2.17*65KHz)=709uH8，輸出電容最小值為：Cmin=Iout/(3.14*2*fac*Voutp-p)=1.5/(3.14*2*50*10)=477.7uF，實際電路中還要考慮hold up時間，所以電容容量可能需要重新按照hold up的時間要求來重新計算。實際的電路中，我用了1320uF，4只330uF的并聯(lián)。

標簽： 變壓器

上傳時間： 2021-12-04

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適用于H.264視頻解碼器的VLD設計

設計了一種適合于H.264 的變字長解碼器根據(jù)碼流特點進行模塊劃分減少硬件開銷采用并行結構解NAL 包解碼效率高采用了桶形移位器進行并行解碼每個時鐘解一個碼字采用Verilog 語言進行設計仿真并通過

標簽： 264 VLD 視頻解碼器

上傳時間： 2013-07-15

上傳用戶：shen007yue
一種基于DSP的H.264實時視頻編碼器軟件架構

· 摘要：提出一種適用于通用DSP平臺的H.264視頻編碼器軟件架構.以該架構基礎實現(xiàn)的H.264視頻編碼器軟件可以高效地運行在DSP系統(tǒng)中,以滿足視頻應用中對實時編碼的要求.通過性能分析工具對原有的軟件代碼進行分析.找到代碼運行效率不高的瓶頸所在,并結合TMS320DM642 DSP的硬件特點,設計出一種新型的H.264視頻編碼軟件架構.最后,在進行了DSP的指令優(yōu)化以后,

標簽： DSP 264 實時視頻編碼器

上傳時間： 2013-06-18

上傳用戶：jhksyghr
H.264幀內預測算法優(yōu)化及幾個重要模塊的FPGA實現(xiàn).rar

H.264作為新一代視頻編碼標準，相比上一代視頻編碼標準MPEG2，在相同畫質下，平均節(jié)約64﹪的碼流。該標準僅設定了碼流的語法結構和解碼器結構，實現(xiàn)靈活性極大，其規(guī)定了三個檔次，每個檔次支持一組特定的編碼功能，并支持一類特定的應用，因此。H.264的編碼器的設計可以根據(jù)需求的不同而不同。 H.264雖然具有優(yōu)異的壓縮性能，但是其復雜度卻比一般編碼器高的多。本文對H.264進行了編碼復雜度分析，并統(tǒng)計了整個軟件編碼中計算量的分布。H.264中采用了率失真優(yōu)化算法，提高了幀內預測編碼的效率。在該算法下進行幀內預測時，為了得到一個宏塊的預測模式，需要進行592次率失真代價計算。因此為了降低幀內預測模式選擇的計算復雜度，本文改進了幀內預測模式選擇算法。實踐證明，在PSNR值的損失可以忽略不計的情況下，該算法相比原算法，幀內編碼時間平均節(jié)約60﹪以上，對編碼的實時性有較大幫助。為了實現(xiàn)實時編碼，考慮到FPGA的高效運算速度和使用靈活性，本文還研究了H.264編碼器基本檔次的FPGA實現(xiàn)。首先研究了H.264編碼器硬件實現(xiàn)架構，并對影響編碼速度，且具有硬件實現(xiàn)優(yōu)越性的幾個重要部分進行了算法研究和FPGA.實現(xiàn)。本文主要研究了H.264編碼器中整數(shù)DCT變換、量化、Zig-Zag掃描、CAVLC編碼以及反量化、逆整數(shù)DCT變換等部分。分別對這些模塊進行了綜合和時序仿真，并將驗證后通過的系統(tǒng)模塊下載到Xilinx virtex-Ⅱ Pro的FPGA中，進行了在線測試，驗證了該系統(tǒng)對輸入的殘差數(shù)據(jù)實時壓縮編碼的功能。本文對H.264編碼器幀內預測模式選擇算法的改進，算法實現(xiàn)簡單，對軟件編碼的實時性有很大幫助。本文對在單片F(xiàn)PGA上實現(xiàn)H.264編碼器做出了探索性嘗試，這對H.264編碼器芯片的設計有著積極的借鑒性。

標簽： FPGA 264 幀內預測

上傳時間： 2013-06-13

上傳用戶：夜月十二橋
基于H.264編解碼的算法優(yōu)化研究及FPGA的硬件實現(xiàn).rar

H.264/AVC是由ITU和ISO兩大組織聯(lián)合組成的JVT共同制定的一項新的視頻壓縮技術標準，在較低帶寬上提供高質量的圖像傳輸是H.264/AVC的應用亮點。在同樣的視覺質量前提下，H.264/AVC比H.263和MPEG-4節(jié)約了50％的碼率。但H.264獲得優(yōu)越性能的代價是計算復雜度的增加，據(jù)估計其編碼的計算復雜度大約為H.263的3倍，因此很難應用于實時視頻處理領域。針對這一現(xiàn)狀，業(yè)內做了大量的研究工作，力圖降低其計算復雜度和提高運行效率。比如在運動估計方面，國內外在這方面的研究已經(jīng)很成熟。而針對幀內/幀間預測編碼的研究卻較少。因此研究預測模式的快速算法具有理論意義和應用價值。本文在詳細研究H.264標準視頻壓縮編碼特點基礎上，分析了H.264幀內編碼, 幀間編碼及變換，量化技術的原理及特點，提出了一種基于局部邊緣方向信息的快速幀內模式判決算法，通過結合SAD的模式選擇方法來減少模式選擇數(shù)目。它采用了Sobel梯度算子計算當前塊的邊緣信息，累加當前塊中屬于同一方向像素點的邊緣矢量構造不同模式下的邊緣方向直方圖，以便確定最可能的預測模式。該算法有效降低了編碼器的運算復雜度，在并未顯著降低編碼性能的情況下提升了編碼器效率。仿真表明：Foreman 圖像序列編碼性能有了提高，其中PSNR平均降低了0.06dB，Bitrate平均降低了19.4％，這大大提高了視頻傳輸?shù)馁|量。另外在幀間預測模式選擇算法方面進行了改進研究：按順序對不同類型進行判決，有選擇地去比較可能模式，使得在有效減少需判決的模式數(shù)量的同時，結合小塊模式搜索中途停止準則來確定最優(yōu)模式。仿真表明：改進算法相對與原來算法能夠節(jié)省很多的編碼時間（平均下降了49.3％），但帶來的圖像質星的下降（平均下降0.08dB,可以忽略）和碼率較少的增加。同時在整數(shù)DCT變換模塊中，提出了一種快速蝶形算法，使得對4×4點數(shù)據(jù)做一次變換，只需通過8×8次加法和2×8次移位運算便可完成，與原來12×8次加法和4×8次移位相比，新算法大大降低了運算復雜度。最后介紹FPGA的特點及設計流程，并實現(xiàn)了H.264編解碼器中變換編碼及量化和熵解碼模塊的硬件。這種基于FPGA所實現(xiàn)的H.264編碼視頻處理模塊設計具備了成本低，周期短，設計方法靈活等優(yōu)點，具有廣闊的市場應用前景。仿真表明，通過使用本文提出的幀內/幀間速算法方法可使得H.264編碼速度獲得顯著的提高，使H.264 Baseline編碼器能在PC平臺上實現(xiàn)實時編碼。

標簽： FPGA 264 編解碼

上傳時間： 2013-07-18

上傳用戶：zukfu
基于ARM和WindowsCE的H264解碼器的研究及優(yōu)化

隨著通信產(chǎn)業(yè)的發(fā)展，尤其是今年3G牌照的發(fā)放，視頻業(yè)務在移動多媒體方面將會有更加重要的地位，所以在移動終端上實現(xiàn)支持高效視頻編碼標準的解碼功能就成為一項非常有實際意義的工作。 H．264作為新一代的高壓縮率的視頻標準，憑借其較高的壓縮率和優(yōu)秀圖像質量，使得H．264只要利用較小的空間就能存儲更多的視頻數(shù)據(jù)，在更低的網(wǎng)絡帶寬條件下提供更優(yōu)質量的視頻。然而高度的壓縮必然付出較高的硬件代價。如何能完成視頻良好解碼并能節(jié)約硬件資源成為研究熱點。考慮到H．264視頻編解碼的計算復雜度，在硬件選擇上一般比較注重高性能處理器的選擇。計算目前主流的實現(xiàn)方式包括ASIC的專用集成芯片實現(xiàn)或者是DSP的軟件實現(xiàn)。ARM處理器伴隨技術的進步，尤其是對支持數(shù)字信號處理的功能加強后，在視頻編解碼領域的應用也越來越廣泛。本文以WindowsCE5．0和S3C2440A嵌入式平臺作為H．264解碼器的載體，研究的代碼版本是t264-src-0．14，主要進行了以下幾個方面的工作：研究了H．264視頻壓縮標準和它的體系結構，尤其是對解碼器部分進行了硬件要求的分析。深入研究了WINCE5．0和ARM結合的平臺特性，根據(jù)實際的硬件平臺需要，定制了相應的操作系統(tǒng)。完成了基于T264代碼的解碼庫在WINCE5．0下的移植，并進行了相應的代碼和算法的優(yōu)化并完成了基于WINCE5．0操作系統(tǒng)下播放程序的編寫。通過實驗數(shù)據(jù)證明，在基于單核的ARM芯片中，主要靠軟件進行QCIF格式的H．264視頻解碼從而獲得良好播放效果的方法是有效的。

標簽： WindowsCE H264 ARM 解碼器

上傳時間： 2013-07-24

上傳用戶：myworkpost