隨著現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)在工業(yè)中的廣泛應(yīng)用，使得基于FPGA數(shù)字信號(hào)處理的實(shí)現(xiàn)在雷達(dá)信號(hào)處理中有著重要地位。模型化設(shè)計(jì)是一種自頂向下的面向FPGA的快速原型驗(yàn)證法，它不僅降低了FPGA設(shè)計(jì)門(mén)檻，而且縮短了開(kāi)發(fā)周期，提高了設(shè)計(jì)效率。這使得FPGA模型化設(shè)計(jì)成為了FPGA系統(tǒng)設(shè)計(jì)的發(fā)展趨勢(shì)。本文針對(duì)常見(jiàn)雷達(dá)信號(hào)處理模塊的FPGA模型化實(shí)現(xiàn)，在以下幾個(gè)方面展開(kāi)研究：首先對(duì)基于FPGA的模型化設(shè)計(jì)方法進(jìn)行了研究，給出了模型化設(shè)計(jì)方法的發(fā)展現(xiàn)狀和趨勢(shì)，并對(duì)本文中使用的模型化設(shè)計(jì)方法的軟件工具System Generator和AccelDSP進(jìn)行了介紹。其次使用這兩種軟件工具對(duì)FIR濾波器進(jìn)行了模型化設(shè)計(jì)并同RTL(寄存器傳輸級(jí))設(shè)計(jì)方法進(jìn)行對(duì)比，全面分析了模型化設(shè)計(jì)方法和RTL設(shè)計(jì)方法的優(yōu)缺點(diǎn)。然后在簡(jiǎn)明闡述雷達(dá)信號(hào)處理原理的基礎(chǔ)上，使用System Generator對(duì)數(shù)字下變頻(DDC)、脈沖壓縮、動(dòng)目標(biāo)顯示(MTI)及恒虛警(CFAR)處理等雷達(dá)信號(hào)處理模塊進(jìn)行了自頂向下的模型化設(shè)計(jì)。在Simulink中進(jìn)行了功能仿真驗(yàn)證，生成了HDL代碼，并在Xilinx FPGA中進(jìn)行了RTL的時(shí)序仿真分析。關(guān)鍵詞：雷達(dá)信號(hào)處理 FPGA 模型化設(shè)計(jì) System Generator AccelDSP
標(biāo)簽： FPGA 模型 雷達(dá)信號(hào)
上傳時(shí)間： 2013-07-25
上傳用戶(hù)：zhangsan123
·作者：[美]Michael D.Ciletti出版社：電子工業(yè)出版社 內(nèi)容簡(jiǎn)介：本書(shū)通過(guò)大量完整的實(shí)例講解了使用VerilogHDL進(jìn)行超大規(guī)模集成電路設(shè)計(jì)的結(jié)構(gòu)化建模方法、關(guān)鍵步驟和設(shè)計(jì)驗(yàn)證方法等實(shí)用內(nèi)容。全書(shū)共分11章，涵蓋了建模、結(jié)構(gòu)平衡、功能驗(yàn)證、故障模擬和邏輯合成等關(guān)鍵問(wèn)題，還有合成后設(shè)計(jì)確認(rèn)、定時(shí)分析及可測(cè)性設(shè)計(jì)等內(nèi)容。
標(biāo)簽： Verilog nbsp HDL 數(shù)字設(shè)計(jì)
上傳時(shí)間： 2013-06-19
上傳用戶(hù)：PresidentHuang
·此書(shū)是關(guān)于各種DSP的FPGA實(shí)現(xiàn)的書(shū),包括DSP算法原理,算法優(yōu)化,以及FPGA的硬件實(shí)現(xiàn),包括完整的VHDL,Verilog HDL代碼!原版教材,市場(chǎng)上沒(méi)有賣(mài),掃描版,很清晰
上傳時(shí)間： 2013-05-20
上傳用戶(hù)：bugtamor
· 內(nèi)容提要 本書(shū)的鮮明特色在于幫助讀者全面、正確地理解Verilog硬件描述語(yǔ)言的綜合。本書(shū)以電路綜合為目標(biāo)，針對(duì)各種語(yǔ)言結(jié)構(gòu)逐一討論了其可綜合性、仿真與綜合時(shí)的語(yǔ)義差別以及相關(guān)的各種相關(guān)的各種用法，給出了大量示例，對(duì)各種似是而非的用法作了對(duì)比，指出了其語(yǔ)義差別和所綜合出的電路在功能上的差異。本書(shū)的另一特色在于詳細(xì)介紹了設(shè)計(jì)模型的優(yōu)化技術(shù)和驗(yàn)證技術(shù)。本書(shū)內(nèi)容全面、深
標(biāo)簽： nbsp Verilog HDL 實(shí)用教程
上傳時(shí)間： 2013-07-01
上傳用戶(hù)：努力努力再努力
基于Verilog HDL語(yǔ)言的SRAM讀寫(xiě)控制
標(biāo)簽： Verilog SRAM 讀寫(xiě) 控制
上傳時(shí)間： 2013-06-07
上傳用戶(hù)：hoperingcong
· 本書(shū)系統(tǒng)地介紹了一種在專(zhuān)用集成電路設(shè)計(jì)領(lǐng)域具有廣泛應(yīng)用前景的硬件描述語(yǔ)言——Verilog HDL語(yǔ)言。利用Verilog HDL語(yǔ)言設(shè)計(jì)數(shù)字邏輯電路和數(shù)字系統(tǒng)的新方法，是電子電路設(shè)計(jì)方法的一次革命性的變化，也是21世紀(jì)的電子工程師所必須掌握的專(zhuān)門(mén)知識(shí)。 本書(shū)共分12章。第1章對(duì)硬件描述語(yǔ)言進(jìn)行了概述，并給出了EDA的典型設(shè)計(jì)流程與有關(guān)硬件
標(biāo)簽： VerilogHDL 數(shù)字系統(tǒng)設(shè)計(jì)
上傳時(shí)間： 2013-07-14
上傳用戶(hù)：qazxsw
·【內(nèi)容簡(jiǎn)介】本書(shū)第2版描述了使用Synopsys工具進(jìn)行ASIC芯片綜合、物理綜合、形式驗(yàn)證和靜態(tài)時(shí)序分析的最新概念和技術(shù)，同時(shí)針對(duì)VDSM(超深亞微米)工藝的完整ASIC設(shè)計(jì)流程的設(shè)計(jì)方法進(jìn)行了深入的探討。.本書(shū)的重點(diǎn)是使用Synopsys32具解決各種VDSM問(wèn)題的實(shí)際應(yīng)用。讀者將詳細(xì)了解有效處理復(fù)雜亞微米ASIC的設(shè)計(jì)方法，其重點(diǎn)是HDL的編碼風(fēng)格、綜合和優(yōu)化、動(dòng)態(tài)仿真、形式驗(yàn)證、DFT掃描
上傳時(shí)間： 2013-05-20
上傳用戶(hù)：diets
·SystemVerilog is a rich set of extensions to the IEEE 1364-2001 Verilog Hardware Description Language (Verilog HDL). These extensions address two major aspects of HDL-based design. First, modeling ver
標(biāo)簽： nbsp SystemVerilog Design for
上傳時(shí)間： 2013-07-14
上傳用戶(hù)：ainimao
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標(biāo)簽： Verilog nbsp HDL 實(shí)踐
上傳時(shí)間： 2013-06-13
上傳用戶(hù)：ljthhhhhh123
華為內(nèi)部的FPGA設(shè)計(jì)培訓(xùn)教程，詳細(xì)闡述了設(shè)計(jì)流程圖、Verilog HDL設(shè)計(jì)、邏輯仿真、邏輯綜合。對(duì)大家的學(xué)習(xí)一定有幫助的。
上傳時(shí)間： 2013-08-08
上傳用戶(hù)：q123321
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