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FPGA 數(shù)字電路時序時延路徑建立時間保持時間

關(guān)鍵詞：FPGA 數(shù)字電路時序時延路徑建立時間保持時間

標(biāo)簽： FPGA 數(shù)字電路保持時序

上傳時間： 2013-08-31

上傳用戶：梧桐
采用FPGA模擬高動態(tài)GPS信號源中的C／A碼產(chǎn)生器

本文：采用了FPGA方法來模擬高動態(tài)(Global Position System GPS)信號源中的C／A碼產(chǎn)生器。C／A碼在GPS中實現(xiàn)分址、衛(wèi)星信號粗捕和精碼(P碼)引導(dǎo)捕獲起著重要的作用，通過硬件描述語言VERILOG在ISE中實現(xiàn)電路生成，采用MODELSIM、SYNPLIFY工具分別進(jìn)行仿真和綜合。

標(biāo)簽： FPGA GPS 模擬動態(tài)

上傳時間： 2013-08-31

上傳用戶：pwcsoft
FPGA-based_oscilloscope,VHDL寫的實現(xiàn) 示波器的程序

FPGA-based_oscilloscope,VHDL寫的實現(xiàn) 示波器的程序，及完整的工程描述文檔

標(biāo)簽： FPGA-based_oscilloscope VHDL 示波器程序

上傳時間： 2013-08-31

上傳用戶：xingisme
一個fpga開發(fā)板的原理圖具有l(wèi)ed燈、ram、flash

一個fpga開發(fā)板的原理圖，此板具有l(wèi)ed燈、ram、flash

標(biāo)簽： flash fpga led ram

上傳時間： 2013-08-31

上傳用戶：gxf2016
EDA高手入門必看-FPGA-CPLD-開發(fā)流程

EDA高手入門必看，F(xiàn)PGA-CPLD-開發(fā)流程。

標(biāo)簽： FPGA-CPLD EDA 高手開發(fā)流程

上傳時間： 2013-08-31

上傳用戶：eclipse
Median Filter 在FPGA中的實現(xiàn)

Median Filter 在FPGA中的實現(xiàn)

標(biāo)簽： Median Filter FPGA 中的實現(xiàn)

上傳時間： 2013-08-31

上傳用戶：bensonlly
FPGA-CPLD_DesignTool,事例程序3-4

FPGA-CPLD_DesignTool,事例程序3-4陸續(xù)上傳請需要的朋友下載

標(biāo)簽： FPGA-CPLD_DesignTool 程序

上傳時間： 2013-08-31

上傳用戶：xingyuewubian
DDS技術(shù)應(yīng)用于FPGA實現(xiàn)正弦波（周期信號）的產(chǎn)生

DDS技術(shù)應(yīng)用于FPGA實現(xiàn)正弦波（周期信號）的產(chǎn)生

標(biāo)簽： FPGA DDS 技術(shù)應(yīng)用周期信號

上傳時間： 2013-08-31

上傳用戶：風(fēng)為裳的風(fēng)
FPGA設(shè)計英文版pdf,總共一百頁

FPGA設(shè)計英文版.pdf,總共一百頁，大家可以簡單參考。

標(biāo)簽： FPGA 英文頁

上傳時間： 2013-08-31

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fpga實現(xiàn)CAN總線控制器源碼(含詳細(xì)說明)

fpga實現(xiàn)ＣＡＮ總線控制器源碼,每個項目都有說明文件，介紹使用方法。

標(biāo)簽： fpga CAN 總線控制器源碼

上傳時間： 2013-08-31

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