無(wú)MCU的USB2.0設(shè)備控制器IP設(shè)計(jì)與驗(yàn)證
上傳時(shí)間: 2013-10-27
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介紹一款基于SOPC的TFT-LCD觸控屏控制器IP核的設(shè)計(jì)與實(shí)現(xiàn)。采用Verilog HDL作控制器的模塊設(shè)計(jì),并用ModelSim仿真測(cè)試,驗(yàn)證其正確性;利用嵌入式SOPC開發(fā)工具,在開發(fā)板上完成觸控屏顯示驅(qū)動(dòng)及其控制模塊的系統(tǒng)設(shè)計(jì),給出系統(tǒng)硬、軟件設(shè)計(jì),實(shí)現(xiàn)TFT-LCD觸控屏彩條顯示。這款觸控屏控制器IP核具備較強(qiáng)的通用性和兼容性,具有一定的使用范圍和應(yīng)用價(jià)值。
上傳時(shí)間: 2013-12-24
上傳用戶:sdq_123
PCI總線是目前最為流行的一種局部性總線 通過(guò)對(duì)PCI總線一些典型功能的分析以及時(shí)序的闡述,利用VetilogHDL設(shè)計(jì)了一個(gè)將非PCI功能設(shè)備轉(zhuǎn)接到PC1總線上的IP Core 同時(shí),通過(guò)在ModeISim SE PLUS 6.0 上運(yùn)行測(cè)試程序模塊,得到了理想的仿真數(shù)據(jù)波形,從軟件上證明了功能的實(shí)現(xiàn)。
標(biāo)簽: VeriIog Core PCI HDL
上傳時(shí)間: 2014-12-30
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介紹了SoPC(System on a Programmable Chip)系統(tǒng)的概念和特點(diǎn),給出了基于PLB總線的異步串行通信(UART)IP核的硬件設(shè)計(jì)和實(shí)現(xiàn)。通過(guò)將設(shè)計(jì)好的UART IP核集成到SoPC系統(tǒng)中加以驗(yàn)證,證明了所設(shè)計(jì)的UART IP核可以正常工作。該設(shè)計(jì)方案為其他基于SoPC系統(tǒng)IP核的開發(fā)提供了一定的參考。
上傳時(shí)間: 2013-11-12
上傳用戶:894448095
為滿足無(wú)線網(wǎng)絡(luò)技術(shù)具有低功耗、節(jié)點(diǎn)體積小、網(wǎng)絡(luò)容量大、網(wǎng)絡(luò)傳輸可靠等技術(shù)要求,設(shè)計(jì)了一種以MSP430單片機(jī)和CC2420射頻收發(fā)器組成的無(wú)線傳感節(jié)點(diǎn)。通過(guò)分析其節(jié)點(diǎn)組成,提出了ZigBee技術(shù)中的幾種網(wǎng)絡(luò)拓?fù)湫问剑⒀芯苛薢igBee路由算法。針對(duì)不同的傳輸要求形式選用不同的網(wǎng)絡(luò)拓?fù)湫问娇梢员M大可能地減少系統(tǒng)成本。同時(shí)針對(duì)不同網(wǎng)絡(luò)選用正確的ZigBee路由算法有效地減少了網(wǎng)絡(luò)能量消耗,提高了系統(tǒng)的可靠性。應(yīng)用試驗(yàn)表明,采用ZigBee方式通信可以提高傳輸速率且覆蓋范圍大,與傳統(tǒng)的有線通信方式相比可以節(jié)約40%左右的成本。 Abstract: To improve the proposed technical requirements such as low-ower, small nodes, large capacity and reliable network transmission, wireless sensor nodes based on MSP430 MCU and CC2420 RF transceiver were designed. This paper provided network topology of ZigBee technology by analysing the component of the nodes and researched ZigBee routing algorithm. Aiming at different requirements of transmission mode to choose the different network topologies form can most likely reduce the system cost. And aiming at different network to choose the correct ZigBee routing algorithm can effectively reduced the network energy consumption and improved the reliability of the system. Results show that the communication which used ZigBee mode can improve the transmission rate, cover more area and reduce 40% cost compared with traditional wired communications mode.
標(biāo)簽: ZigBee 無(wú)線傳感網(wǎng)絡(luò) 協(xié)議研究 路由
上傳時(shí)間: 2013-10-09
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主要介紹了千兆位以太網(wǎng)技術(shù)及其在多速率局域網(wǎng)的組網(wǎng)設(shè)計(jì)、優(yōu)化方案和運(yùn)用多種網(wǎng)絡(luò)技術(shù)的千兆位以太網(wǎng)組網(wǎng)工程實(shí)例。全書共9章,內(nèi)容包括OSI參考模型與TCP/IP協(xié)議簡(jiǎn)介,以太網(wǎng)基礎(chǔ)知識(shí)、拓?fù)浣Y(jié)構(gòu),交換式以太網(wǎng),虛擬局域網(wǎng)(VLAN),VLAN間通信與路由選擇,千兆位以太網(wǎng)技術(shù)的大型局域網(wǎng)設(shè)計(jì)原則,綜合布線系統(tǒng)設(shè)計(jì),基于千兆位以太網(wǎng)技術(shù)的大型園區(qū)網(wǎng)工程及實(shí)例。
標(biāo)簽: 千兆位以太網(wǎng) 組網(wǎng)技術(shù)
上傳時(shí)間: 2013-10-15
上傳用戶:lanhuaying
IP核生成文件:(Xilinx/Altera 同) IP核生成器生成 ip 后有兩個(gè)文件對(duì)我們比較有用,假設(shè)生成了一個(gè) asyn_fifo 的核,則asyn_fifo.veo 給出了例化該核方式(或者在 Edit-》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式)。asyn_fifo.v 是該核的行為模型,主要調(diào)用了 xilinx 行為模型庫(kù)的模塊,仿真時(shí)該文件也要加入工程。(在 ISE中點(diǎn)中該核,在對(duì)應(yīng)的 processes 窗口中運(yùn)行“ View Verilog Functional Model ”即可查看該 .v 文件)。如下圖所示。
標(biāo)簽: modelsim 仿真 IP核 仿真庫(kù)
上傳時(shí)間: 2013-10-20
上傳用戶:lingfei
7.4 基于IP CORE的BLOCK RAM設(shè)計(jì)修改稿。
上傳時(shí)間: 2013-11-07
上傳用戶:sammi
定制簡(jiǎn)單LED的IP核的設(shè)計(jì)源代碼
上傳時(shí)間: 2013-10-19
上傳用戶:gyq
這一節(jié)的目的是使用XPS為ARM PS 處理系統(tǒng) 添加額外的IP。從IP Catalog 標(biāo)簽添加GPIO,并與ZedBoard板子上的8個(gè)LED燈相連。當(dāng)系統(tǒng)建立完后,產(chǎn)生bitstream,并對(duì)外設(shè)進(jìn)行測(cè)試。本資料為源代碼,原文設(shè)計(jì)過(guò)程詳見:【 玩轉(zhuǎn)賽靈思Zedboard開發(fā)板(4):如何使用自帶外設(shè)IP讓ARM PS訪問FPGA?】 硬件平臺(tái):Digilent ZedBoard 開發(fā)環(huán)境:Windows XP 32 bit 軟件: XPS 14.2 +SDK 14.2
標(biāo)簽: ZedBoard FPGA ARM 訪問
上傳時(shí)間: 2013-11-06
上傳用戶:yuchunhai1990
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