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完整的ALTERA MAXⅡEPM570試驗板資料，包括原理圖和PCB圖，BOM表，可以直接做板。
標簽： ALTERA 570 MAX EPM
上傳時間： 2013-12-24
上傳用戶：zhouchang199
ALTERA公司的MAXⅡ系列CPLD的內部flash使用教程，內容很詳細，圖文并茂，英文版。
標簽： ALTERA flash CPLD MAX
上傳時間： 2017-02-19
上傳用戶：frank1234
DSP算法 PROGRAM TO FIND MIN, MAX, MEAN AND VARIANCE OF RECORDS IN AN EXISTING DSP DATA FILE
標簽： DSP EXISTING VARIANCE PROGRAM
上傳時間： 2017-02-21
上傳用戶：lingzhichao
mRMR(min-redundancy max-relevance)的matlab程序
標簽： min-redundancy max-relevance matlab mRMR
上傳時間： 2013-12-04
上傳用戶：啊颯颯大師的
用VHDL 語言設計交通燈控制系統, 并在MAX+PLUS II 系統對FPGA/ CPLD 芯片進行下載, 由于生成的是集成化的數字電 路, 沒有傳統設計中的接線問題, 所以故障率低、可靠性高, 而且體積小。體現了EDA 技術在數字電路設計中的優越性。
標簽： VHDL FPGA CPLD PLUS
上傳時間： 2013-12-28
上傳用戶：zhengzg
Max+Plus II 的ppt文檔，看后可以很輕易上手Max+Plus II
標簽： Plus Max II
上傳用戶：13160677563
Component to show a lcd screen. in full color and max. performens
標簽： performens Component screen color
上傳時間： 2014-01-24
上傳用戶：Shaikh
Max Log MAP decoding
標簽： decoding Max Log MAP
上傳時間： 2017-04-12
上傳用戶：kbnswdifs
This is a timer using 24 hours max until the pc shuts down, it is tested in windows xp
標簽： windows tested hours timer
上傳用戶：VRMMO
在 MAX+PLUS II開發環境下采用 VHDL語言 設計并實現了電表抄表器 討論了系統的四個 組成模塊的設計和 VHDL 的實現 每個模塊采用 RTL 級描述 整體的生成采用圖形輸入法 通過波形仿真 下載芯片測試 完成了抄表器的功能
標簽： VHDL PLUS MAX RTL
上傳時間： 2013-12-26
上傳用戶：myworkpost
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