CPLD數(shù)字電路設(shè)計(jì)使用MAX+PlusⅡ（完整版） ，硬件電路設(shè)計(jì)適合初學(xué)者
標(biāo)簽： CPLD Plus MAX 數(shù)字 電路設(shè)計(jì)
上傳時(shí)間： 2016-06-26
上傳用戶：ABC5539
CPLD數(shù)字電路設(shè)計(jì)使用MAX+PlusⅡ（完整版） ，硬件電路設(shè)計(jì)適合初學(xué)者
標(biāo)簽： CPLD Plus MAX 數(shù)字 電路設(shè)計(jì)
上傳時(shí)間： 2016-06-26
上傳用戶：ABC5539
CPLD數(shù)字電路設(shè)計(jì)使用MAX+PlusⅡ（完整版） ，硬件電路設(shè)計(jì)適合初學(xué)者
標(biāo)簽： CPLD Plus MAX 數(shù)字 電路設(shè)計(jì)
上傳時(shí)間： 2016-06-26
上傳用戶：ABC5539
CPLD數(shù)字電路設(shè)計(jì)使用MAX+PlusⅡ（完整版） ，硬件電路設(shè)計(jì)適合初學(xué)者
標(biāo)簽： CPLD Plus MAX 數(shù)字 電路設(shè)計(jì)
上傳時(shí)間： 2016-06-26
上傳用戶：ABC5539
max-log-map,DVB-RCS,Turbo,譯碼,程序
標(biāo)簽： max-log-map DVB-RCS Turbo 譯碼 程序
上傳時(shí)間： 2018-12-20
上傳用戶：digitallife_wj
數(shù)字電子技術(shù)綜合實(shí)驗(yàn)，MAX+PLUS II快速入門(mén)
標(biāo)簽： PLUS_II MAX 快速入門(mén)
上傳時(shí)間： 2019-01-20
上傳用戶：wjh1215
Max+plusⅡ是Altera公司提供的FPGA/CPLD開(kāi)發(fā)集成環(huán)境，Altera是世界上最大可編程邏輯器件的供應(yīng)商之一。Max+plusⅡ界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的EDA軟件。在Max+plusⅡ上可以完成設(shè)計(jì)輸入、元件適配、時(shí)序仿真和功能仿真、編程下載整個(gè)流程，它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。
標(biāo)簽： 計(jì)算機(jī)組成原理
上傳時(shí)間： 2013-05-22
上傳用戶：eeworm
MAX+PLUS II Advanced Synthsis ALtera的一個(gè)免費(fèi)HDL綜合工具，安裝后可以直接使用，是MaxplusII的一個(gè)插件，用這個(gè)插件進(jìn)行語(yǔ)言綜合，比直接使用MaxplusII綜合的效果好
標(biāo)簽： 2.0 機(jī)械設(shè)計(jì) 軟件
上傳時(shí)間： 2013-07-15
上傳用戶：eeworm
頻率是電子技術(shù)領(lǐng)域內(nèi)的一個(gè)基本參數(shù)，同時(shí)也是一個(gè)非常重要的參數(shù)。穩(wěn)定的時(shí)鐘在高性能電子系統(tǒng)中有著舉足輕重的作用，直接決定系統(tǒng)性能的優(yōu)劣。隨著電子技術(shù)的發(fā)展，測(cè)頻系統(tǒng)使用時(shí)鐘的提高，測(cè)頻技術(shù)有了相當(dāng)大的發(fā)展，但不管是何種測(cè)頻方法，±1個(gè)計(jì)數(shù)誤差始終是限制測(cè)頻精度進(jìn)一步提高的一個(gè)重要因素。 本設(shè)計(jì)闡述了各種數(shù)字測(cè)頻方法的優(yōu)缺點(diǎn)。通過(guò)分析±1個(gè)計(jì)數(shù)誤差的來(lái)源得出了一種新的測(cè)頻方法：檢測(cè)被測(cè)信號(hào)，時(shí)基信號(hào)的相位，當(dāng)相位同步時(shí)開(kāi)始計(jì)數(shù)，相位再次同步時(shí)停止計(jì)數(shù)，通過(guò)相位同步來(lái)消除計(jì)數(shù)誤差，然后再通過(guò)運(yùn)算得到實(shí)際頻率的大小。根據(jù)M/T法的測(cè)頻原理，已經(jīng)出現(xiàn)了等精度的測(cè)頻方法，但是還存在±1的計(jì)數(shù)誤差。因此，本文根據(jù)等精度測(cè)頻原理中閘門(mén)時(shí)間只與被測(cè)信號(hào)同步，而不與標(biāo)準(zhǔn)信號(hào)同步的缺點(diǎn)，通過(guò)分析已有等精度澳孽頻方法所存在±1個(gè)計(jì)數(shù)誤差的來(lái)源，采用了全同步的測(cè)頻原理在FPGA器件上實(shí)現(xiàn)了全同步數(shù)字頻率計(jì)。根據(jù)全同步數(shù)字頻率計(jì)的測(cè)頻原理方框圖，采用VHDL語(yǔ)言，成功的編寫(xiě)出了設(shè)計(jì)程序，并在MAX+PLUS Ⅱ軟件環(huán)境中，對(duì)編寫(xiě)的VHDL程序進(jìn)行了仿真，得到了很好的效果。最后，又討論了全同步頻率計(jì)的硬件設(shè)計(jì)并給出了電路原理圖和PCB圖。對(duì)構(gòu)成全同步數(shù)字頻率計(jì)的每一個(gè)模塊，給出了較詳細(xì)的設(shè)計(jì)方法和完整的程序設(shè)計(jì)以及仿真結(jié)果。
標(biāo)簽： FPGA 數(shù)字頻率計(jì)
上傳時(shí)間： 2013-06-05
上傳用戶：wys0120
本文對(duì)基于FPGA的液晶顯示控制系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)進(jìn)行了研究。設(shè)計(jì)中從LCD技術(shù)參數(shù)著手，通過(guò)對(duì)顯示驅(qū)動(dòng)系統(tǒng)結(jié)構(gòu)與工作原理的研究，設(shè)計(jì)出顯示控制系統(tǒng)的框圖及各功能模塊的VHDL程序，通過(guò)單片機(jī)系統(tǒng)配置FPGA芯片，控制LCD顯示相應(yīng)的漢字和圖形。LCD顯示控制系統(tǒng)由顯示控制電路、顯示驅(qū)動(dòng)電路和相關(guān)外圍輔助電路組成。顯示控制電路從電路中各個(gè)功能模塊所需要的控制時(shí)序信號(hào)出發(fā)，通過(guò)對(duì)其工作過(guò)程的研究，設(shè)計(jì)出控制器、RAM控制器等各功能模塊。顯示驅(qū)動(dòng)電路從LCD工作所需要的掃描時(shí)序信號(hào)出發(fā)，設(shè)計(jì)出時(shí)序發(fā)生電路等各功能模塊。所有的VHDL程序通過(guò)了MAX+PLUS—II軟件實(shí)現(xiàn)編譯及仿真后，在實(shí)際的硬件中調(diào)試通過(guò)。
標(biāo)簽： FPGA 液晶顯示 控制系統(tǒng)
上傳時(shí)間： 2013-04-24
上傳用戶：asasasas
蟲(chóng)蟲(chóng)下載站版權(quán)所有 京ICP備2021023401號(hào)-1
