隨著電力電子技術(shù)、微處理器技術(shù)、控制理論及永磁材料等技術(shù)的快速發(fā)展，以永磁同步電機作為控制對象的傳動領(lǐng)域得到了越來越廣泛的關(guān)注，隨著FPGA的技術(shù)的普及和廣泛應(yīng)用，使得各種先進的控制算法得以實現(xiàn)，于是數(shù)字化、智能化的永磁交流控制器成為必然的發(fā)展趨勢和當(dāng)前的研究熱點。本文的主要工作就是圍繞數(shù)字化的永磁同步電機控制器研究來展開。首先深入研究了永磁同步電機的數(shù)學(xué)建模方法及電機控制策略問題。在對永磁同步電機的數(shù)學(xué)模型進行了推導(dǎo)的基礎(chǔ)上，在PSIM仿真軟件中建立了永磁同步電機的電機模型，提出了一種永磁同步電機傳統(tǒng)控制系統(tǒng)仿真建模的新方法。其次對常用的數(shù)字脈寬調(diào)制方法進行了數(shù)學(xué)推導(dǎo)，并對滑模控制理論和矢量控制進行了深入的研究分析，將滑模變結(jié)構(gòu)控制應(yīng)用于永磁同步電機的調(diào)速系統(tǒng)中，改善了傳統(tǒng)PI控制器參數(shù)整定繁瑣、系統(tǒng)魯棒性差的缺點，仿真結(jié)果驗證了該系統(tǒng)設(shè)計方案的優(yōu)越性。最后在永磁同步電機建模仿真的基礎(chǔ)上，根據(jù)永磁同步電機控制器的設(shè)計要求及FPGA的特點，提出永磁同步電機控制器的的設(shè)計方案。按照FPGA模塊化設(shè)計思想，將整個系統(tǒng)進行了合理的劃分，分別對SVPWM、Park變換、SMC、反饋速度測量等重要模塊的FPGA硬件實現(xiàn)算法進行了深入的研究。各模塊在Modelsim平臺上完成功能仿真后并下載到Spartan-3E開發(fā)板上完成硬件驗證，驗證結(jié)果表明：永磁同步電機在低速和高速時都能穩(wěn)定運行，從而證實了本設(shè)計方案的可行性。
上傳時間： 2013-04-24
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雷達截獲接收機、反輻射導(dǎo)彈等電子設(shè)備的使用對軍用雷達的生存構(gòu)成了嚴(yán)重威脅。因此，雷達必須避免被敵方電子設(shè)備截獲和干擾。這種形式下噪聲雷達應(yīng)運而生，其中一種很成熟的便是噪聲調(diào)頻雷達。上世紀(jì)八十年代，我們課題組成功研制了噪聲調(diào)頻雷達原理樣機。雖然該雷達具有十分優(yōu)異的LPI性能，但是限于當(dāng)時的電子技術(shù)水平，該雷達采用模擬器件實現(xiàn)，使得雷達的體積較大、工作穩(wěn)定性受外界環(huán)境影響大，在小型化、高精度的應(yīng)用領(lǐng)域受到諸多限制。FPGA是上世紀(jì)八十年代發(fā)展起來的數(shù)字技術(shù)，具有體積小、精度高、穩(wěn)定性好和速度快等特點。 本文在噪聲雷達課題組研究的基礎(chǔ)上，設(shè)計實現(xiàn)噪聲調(diào)頻雷達信號處理系統(tǒng)。內(nèi)容安排如下：第一章介紹噪聲雷達的研究背景和發(fā)展前景；第二章介紹噪聲調(diào)頻雷達的原理，證明混頻器輸出信號各態(tài)歷經(jīng)性；第三章介紹FPGA開發(fā)軟硬件環(huán)境；第四章詳細闡述基于FPGA技術(shù)的噪聲調(diào)頻雷達信號處理系統(tǒng)設(shè)計和系統(tǒng)中關(guān)鍵模塊的設(shè)計實現(xiàn)；第五章對設(shè)計的FPGA信號處理系統(tǒng)進行仿真和驗證。最后，第六章對全文進行總結(jié)，指出了設(shè)計中的不足和須改進的地方。
標(biāo)簽： FPGA 噪聲調(diào)頻 雷達信號
上傳時間： 2013-05-21
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本文著重研究用現(xiàn)場可編程門陣列(FPGA)來開發(fā)設(shè)計精插補芯片。選用Altera公司的Cyclone系列的EP1C3T144C8芯片設(shè)計了逐點比較法，數(shù)字積分法和比較積分法三種經(jīng)典插補算法，并對各種算法模塊進行了仿真驗證。又設(shè)計了三個算法選通信號，將三種算法模塊綜合成了一個整電路。 在完成了FPGA內(nèi)部三種算法的實現(xiàn)后，設(shè)計以一個STC單片機為粗插補處理器的FPGA實驗開發(fā)系統(tǒng)，并制作了PCB板。實驗開發(fā)系統(tǒng)板中設(shè)計了單片機程序下載和的FPGA下載配置電路，并且配有FPGA專用配置芯片，能實現(xiàn)FPGA上電自動配置。可用該實驗系統(tǒng)板進行精插補芯片的設(shè)計與開發(fā)，以及對所完成設(shè)計的功能進行驗證。 為驗證所設(shè)計芯片的插補功能，編寫了單片機粗插補程序，將產(chǎn)生的粗插補坐標(biāo)增量發(fā)給FPGA進行插補實驗，得到了理想的插補輸出脈沖。又編寫了單片機脈沖處理程序，讀回了FPGA的輸出脈沖，并由串口發(fā)送給PC機。最后通過編寫PC機的串口通信程序以及根據(jù)插補脈沖繪圖的程序，把FPGA的輸出脈沖繪制成了插補軌跡圖形。 最終繪圖結(jié)果顯示，在20M輸入時鐘頻率下，由插補脈沖生成的插補軌跡圖形正確，驗證了本文設(shè)計的三種插補算法功能的正確性。本設(shè)計插補芯片達到了高速插補功能要求。
標(biāo)簽： FPGA 數(shù)控 片的設(shè)計
上傳時間： 2013-04-24
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隨著數(shù)字時代的到來，信息化程度的不斷提高，人們相互之間的信息和數(shù)據(jù)交換日益增加。正交幅度調(diào)制器(QAM Modulator)作為一種高頻譜利用率的數(shù)字調(diào)制方式，在數(shù)字電視廣播、固定寬帶無線接入、衛(wèi)星通信、數(shù)字微波傳輸?shù)葘拵ㄐ蓬I(lǐng)域得到了廣泛應(yīng)用。 近年來，集成電路和數(shù)字通信技術(shù)飛速發(fā)展，F(xiàn)PGA作為集成度高、使用方便、代碼可移植性等優(yōu)點的通用邏輯開發(fā)芯片，在電子設(shè)計行業(yè)深受歡迎，市場占有率不斷攀升。本文研究基于FPGA與AD9857實現(xiàn)四路QAM調(diào)制的全過程。FPGA實現(xiàn)信源處理、信道編碼輸出四路基帶I/Q信號，AD9857實現(xiàn)對四路I/Q信號的調(diào)制，輸出中頻信號。本文具體內(nèi)容總結(jié)如下: 1.介紹國內(nèi)數(shù)字電視發(fā)展?fàn)顩r、國內(nèi)國際的數(shù)字電視標(biāo)準(zhǔn)，并詳細介紹國內(nèi)有線電視的系統(tǒng)組成及QAM調(diào)制器的發(fā)展過程。 2.研究了QAM調(diào)制原理，其中包括信源編碼、TS流標(biāo)準(zhǔn)格式轉(zhuǎn)換、信道編碼的原理及AD9857的工作原理等。并著重研究了信道編碼過程，包括能量擴散、RS編碼、數(shù)據(jù)交織、星座映射與差分編碼等。 3.深入研究了基于FPAG與AD9857電路設(shè)計，其中包括詳細研究了FPGA與AD9857的電路設(shè)計、在allegro下的PCB設(shè)計及光繪文件的制作，并做成成品。 4.簡單介紹了FPGA的開發(fā)流程。 5.深入研究了基于FPAG代碼開發(fā)，其中主要包括I2C接口實現(xiàn)，ASI到SPI的轉(zhuǎn)換，信道編碼中的TS流包處理、能量擴散、RS編碼、數(shù)據(jù)交織、星座映射與差分編碼的實現(xiàn)及AD9857的FPGA控制使其實現(xiàn)四路QAM的調(diào)制。 6.介紹代碼測試、電路測試及系統(tǒng)指標(biāo)測試。 最終系統(tǒng)指標(biāo)測試表明基于FPGA與AD9857的四路DVB-C調(diào)制器基本達到了國標(biāo)的要求。
上傳時間： 2013-04-24
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同步技術(shù)在許多通訊系統(tǒng)中都是至關(guān)重要的，而WCDMA作為第三代移動通信的標(biāo)準(zhǔn)之一，對其同步算法進行研究是非常必要的。FPGA在許多硬件實現(xiàn)中充當(dāng)了很重要的角色，所以研究如何在FPGA上實現(xiàn)同步算法是非常具有實際意義的。 本文討論了三步小區(qū)搜索的算法，仿真了其性能，并且對如何進行算法的FPGA移植展開了深入的討論。 本文對三步小區(qū)搜索的算法按照算法計算量和運算速度的標(biāo)準(zhǔn)分別進行了比較和討論，并以節(jié)省資源和運行穩(wěn)定為前提進行了FPGA移植。最終在主同步中提出了改進型的PSC匹配濾波器算法，在FPGA上提出了采用指針型雙口RAM的實現(xiàn)方式；在輔同步中提出了改進型PFHT算法并采用查表遍歷算法判決，在FPGA上提出了用綜合型邏輯方式來實現(xiàn)；在導(dǎo)頻同步中采用了移位寄存器式擾碼生成算法，并引入了計分制判決算法。 與以往的WCDMA同步的FPGA實現(xiàn)相比，本文提出的實現(xiàn)方案巧妙地利用了FPGA的并行運算結(jié)構(gòu)，在XILINX的V4芯片上只用了500個slice就完成了整個小區(qū)搜索，最大限度地節(jié)省了資源，為小區(qū)搜索在FPGA中的模塊小型化提供了途徑。
上傳時間： 2013-08-05
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視頻監(jiān)控一直是人們關(guān)注的應(yīng)用技術(shù)熱點之一，它以其直觀、方便、信息內(nèi)容豐富而被廣泛用于在電視臺、銀行、商場等場合。在視頻圖像監(jiān)控系統(tǒng)中，經(jīng)常需要對多路視頻信號進行實時監(jiān)控，如果每一路視頻信號都占用一個監(jiān)視器屏幕，則會大大增加系統(tǒng)成本。視頻圖像畫面分割器主要功能是完成多路視頻信號合成一路在監(jiān)視器顯示，是視頻監(jiān)控系統(tǒng)的核心部分。 傳統(tǒng)的基于分立數(shù)字邏輯電路甚至DSP芯片設(shè)計的畫面分割器的體積較大且成本較高。為此，本文介紹了一種基于FPGA技術(shù)的視頻圖像畫面分割器的設(shè)計與實現(xiàn)。 本文對視頻圖像畫面分割技術(shù)進行了分析，完成了基于ITU-RBT.656視頻數(shù)據(jù)格式的畫面分割方法設(shè)計；系統(tǒng)采用Xilinx公司的FPGA作為核心控制器，設(shè)計了視頻圖像畫面分割器的硬件電路，該電路在FPGA中，將數(shù)字電路集成在一起，電路結(jié)構(gòu)簡潔，具有較好的穩(wěn)定性和靈活性；在硬件電路平臺基礎(chǔ)上，以四路視頻圖像分割為例，完成了I2C總線接口模塊，異步FIFO模塊，有效視頻圖像數(shù)據(jù)提取模塊，圖像存儲控制模塊和圖像合成模塊的設(shè)計，首先，由攝像頭采集四路模擬視頻信號，經(jīng)視頻解碼芯片轉(zhuǎn)換為數(shù)字視頻圖像信號后送入異步FIFO緩沖。然后，根據(jù)畫面分割需要進行視頻圖像數(shù)據(jù)抽取，并將抽取的視頻圖像數(shù)據(jù)按照一定的規(guī)則存儲到圖像存儲器。最后，按照數(shù)字視頻圖像的數(shù)據(jù)格式，將四路視頻圖像合成一路編碼輸出，實現(xiàn)了四路視頻圖像分割的功能。從而驗證了電路設(shè)計和分割方法的正確性。 本文通過由FPGA實現(xiàn)多路視頻圖像的采集、存儲和合成等邏輯控制功能，I2C總線對兩片視頻解碼器進行動態(tài)配置等方法，實現(xiàn)四路視頻圖像的輪流采集、存儲和圖像的合成，提高了系統(tǒng)集成度，并可根據(jù)系統(tǒng)需要修改設(shè)計和進一步擴展功能，同時提高了系統(tǒng)的靈活性。
上傳時間： 2013-04-24
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H.264/AVC是國際電信聯(lián)盟與國際標(biāo)準(zhǔn)化組織/國際電工委員會聯(lián)合推出的活動圖像編碼標(biāo)準(zhǔn)，簡稱H.264。作為最新的國際視頻編碼標(biāo)準(zhǔn)，H.264/AVC與MPEG-4、H.263等視頻編碼標(biāo)準(zhǔn)相比，性能有了很大的提高，并已在流媒體、數(shù)字電視、電話會議、視頻存儲等諸多領(lǐng)域得到廣泛的應(yīng)用。 本論文的研究課題是基于H.264/AVC視頻編碼標(biāo)準(zhǔn)的CAVLC(Context-based Adaptive Variable Length Coding，基于上下文的自適應(yīng)可變長編碼)編碼算法研究及FPGA實現(xiàn)。對于變換后的熵編碼，H.264/AVC支持兩種編碼模式：基于上下文的可變長編碼(CAVLC)和基于上下文的自適應(yīng)算術(shù)編碼(CABAC，Context-based Adaptive BinaryArithmetic Coding)。在H.264/AVC中，盡管CAVLC算法也是采用了VLC編碼，但是同以往標(biāo)準(zhǔn)不同，它所有的編碼都是基于上下文進行。這種方法比傳統(tǒng)的查單一表的方法提高了編碼效率，但也增加了設(shè)計上的困難。 作者在全面學(xué)習(xí)H.264/AVC協(xié)議和深入研究CAVLC編碼算法的基礎(chǔ)上，確定了并行編碼的CAVLC編碼器結(jié)構(gòu)框圖，并總結(jié)出了影響CAVLC編碼器實現(xiàn)的瓶頸。針對這些瓶頸，對CAVLC編碼器中的各個功能模塊進行了優(yōu)化設(shè)計，這些優(yōu)化設(shè)計包括多參考塊的表格預(yù)測法、快速查找表法、算術(shù)消除法等。最后，用Verilog硬件描述語言對所設(shè)計的CAVLC編碼器進行了描述，用EDA軟件對其主要功能模塊進行了仿真，并在Cyclone II系列EP2C20F484的FPGA上驗證了它們的功能。結(jié)果表明，該CAVLC編碼器各編碼單元的編碼速度得到了顯著提高且均能滿足實時通信要求，為整個CAVLC編碼器的實時通信提供了良好的基礎(chǔ)。
上傳時間： 2013-06-22
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隨著Internet的不斷發(fā)展，人們希望日常生活中所用到的嵌入式設(shè)備都能夠很方便地實現(xiàn)Intemet接入，這對嵌入式系統(tǒng)設(shè)計提出了新的挑戰(zhàn)，要求低成本、多功能、高性能。這些是目前嵌入式系統(tǒng)設(shè)計的熱點。 可編程邏輯器件FPGA在過去的幾十年中取得了飛速發(fā)展，從最初的幾千門到現(xiàn)在的幾百萬門，可靠性與集成度不斷提高，而功耗和成本卻在不斷降低，具有很高的性價比。再加上開發(fā)周期短、對開發(fā)人員的要求相對較低的優(yōu)點，因此被大量應(yīng)用于嵌入式系統(tǒng)設(shè)計中。 本文是基于FPGA高性價比、可靈活配置的特點，也是當(dāng)前流行的“微控制器+FPGA”的嵌入式系統(tǒng)設(shè)計方式，所以我們提出了基于FPGA的實現(xiàn)方案。本文通過在FPGA中硬件實現(xiàn)嵌入式TCP/IP協(xié)議(包括UDP、IP、ARP、TCP等網(wǎng)絡(luò)協(xié)議)以及以太網(wǎng)MAC協(xié)議，并提供標(biāo)準(zhǔn)MII接口，通過外接PHY實現(xiàn)網(wǎng)絡(luò)連接。最終成功地通過了驗證。 基于FPGA的實現(xiàn)可以有效地降低成本，同時可以在其中集成其他功能模塊，提高整個系統(tǒng)的集成度，減小PCB版圖面積和布線復(fù)雜度，有利于提高系統(tǒng)可靠性。因此，本研究課題對嵌入式系統(tǒng)設(shè)計有很大的實用價值。
上傳時間： 2013-04-24
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本文研究了基于Nios Ⅱ的FPGA-CPU調(diào)試技術(shù)。論文研究了NiosⅡ嵌入式軟核處理器的特性；實現(xiàn)了以Nios Ⅱ嵌入式處理器為核心的FPGA-CPU調(diào)試系統(tǒng)的軟、硬件設(shè)計；對兩種不同類型的FPGA-CPU進行了實際調(diào)試，對實驗數(shù)據(jù)進行了分析。 在硬件方面，為了控制和檢測FPGA-CPU，設(shè)計并實現(xiàn)了FPGA-CPU的控制電路、FPGA-CPU的內(nèi)部通用寄存器組掃描電路、存儲器電路等；完成了各種外圍設(shè)備接口的設(shè)計；實現(xiàn)了調(diào)試系統(tǒng)的整體設(shè)計。 在軟件方面，設(shè)計了調(diào)試監(jiān)控軟件，完成了對FPGA-CPU運行的控制和信號狀態(tài)的監(jiān)測。這些信號包括地址和數(shù)據(jù)總線以及各種寄存器的數(shù)據(jù)等；實現(xiàn)了多種模式下的FPGA-CPU調(diào)試支持單時鐘調(diào)試、單步調(diào)試和軟件斷點多種調(diào)試模式。此外，設(shè)計了專用的編譯軟件，實現(xiàn)了基于不同指令系統(tǒng)的偽匯編程序編譯，提高了調(diào)試效率。 本文作者在實現(xiàn)了FPGA-CPU調(diào)試系統(tǒng)基礎(chǔ)上，對兩種指令系統(tǒng)不同、結(jié)構(gòu)迥異的FPGA-CPU進行實際調(diào)試。調(diào)試結(jié)果表明，這種基于IP核的可復(fù)用設(shè)計技術(shù)，能夠在一個FPGA芯片內(nèi)實現(xiàn)調(diào)試系統(tǒng)和FPGA-CPU的無縫連接，能夠有效地調(diào)試FPGA-CPU。
標(biāo)簽： FPGACPU Nios 調(diào)試
上傳時間： 2013-08-04
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現(xiàn)代通信系統(tǒng)要求通信距離遠、通信容量大、傳輸質(zhì)量好。作為其關(guān)鍵技術(shù)之一的調(diào)制解調(diào)技術(shù)一直是人們研究的一個重要方向。用FPGA實現(xiàn)調(diào)制解調(diào)器具有體積小、功耗低、集成度高、可軟件升級、抗干擾能力強的特點，符合未來通信技術(shù)發(fā)展的方向。論文從以下幾個方面討論和實現(xiàn)了基于FPGA的調(diào)制解調(diào)系統(tǒng)。 論文首先介紹了調(diào)制解調(diào)系統(tǒng)的發(fā)展現(xiàn)狀及FPGA的相關(guān)知識。然后介紹了幾種常見的相位調(diào)制解調(diào)方式，重點是QDPSK調(diào)制解調(diào)系統(tǒng)的理論算法。 論文重點介紹了QDPSK解調(diào)調(diào)制系統(tǒng)的具體實現(xiàn)。首先，在在MATLAB環(huán)境下對系統(tǒng)里的每個子模塊完成了功能仿真，并取得滿意的仿真結(jié)果；其次，在QDPSK調(diào)制解調(diào)系統(tǒng)功能仿真正確的基礎(chǔ)上，對每個模塊的功能編寫C++算法，并且驗證了算法的正確性和可實現(xiàn)性；最后，在altera公司的FPGA開發(fā)平臺Quartus Ⅱ 6.0上，采用Verilog硬件描述語言對QDPSK調(diào)制解調(diào)系統(tǒng)實現(xiàn)了時序仿真和綜合仿真。
上傳時間： 2013-04-24
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