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ModelSim

Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語(yǔ)言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無關(guān)，便于保護(hù)IP核，個(gè)性化的圖形界面和用戶接口，為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段，是FPGA/ASIC設(shè)計(jì)的首選仿真軟件。

ModelSim FLI接口設(shè)計(jì)實(shí)例

ModelSim FLI接口設(shè)計(jì)實(shí)例，適合學(xué)習(xí)ModelSim fli接口編程者學(xué)習(xí)。

標(biāo)簽： ModelSim FLI 接口設(shè)計(jì)實(shí)例

上傳時(shí)間： 2014-10-30

上傳用戶：exxxds
ModelSim 的使用具體方法與步驟以及與Quartus聯(lián)合仿真

ModelSim 的使用具體方法與步驟以及與Quartus聯(lián)合仿真

標(biāo)簽： ModelSim Quartus 聯(lián)合仿真

上傳時(shí)間： 2017-01-23

上傳用戶：wanqunsheng
ModelSim的詳細(xì)開發(fā)和使用過程適合初級(jí)ModelSim學(xué)員

ModelSim的詳細(xì)開發(fā)和使用過程適合初級(jí)ModelSim學(xué)員

標(biāo)簽： ModelSim 過程

上傳時(shí)間： 2013-12-11

上傳用戶：zycidjl
ModelSim 使用教程,verilog或vhdl仿真

ModelSim 使用教程,verilog或vhdl仿真

標(biāo)簽： ModelSim verilog vhdl 使用教程

上傳時(shí)間： 2017-01-24

上傳用戶：410805624
ModelSim公司的使用手冊(cè)

ModelSim公司的使用手冊(cè)，新手適用。詳細(xì)講解了仿真方法步驟

標(biāo)簽： ModelSim 使用手冊(cè)

上傳時(shí)間： 2014-01-06

上傳用戶：mikesering
介紹了FPGA設(shè)計(jì)全流程：ModelSim>>Synplify.Pro>>ISE

介紹了FPGA設(shè)計(jì)全流程：ModelSim>>Synplify.Pro>>ISE

標(biāo)簽： gt ModelSim Synplify FPGA

上傳時(shí)間： 2014-09-10

上傳用戶：yy541071797
Matlab 與 ModelSim 協(xié)同仿真的例程設(shè)置好ModelSim運(yùn)行環(huán)境后

Matlab 與 ModelSim 協(xié)同仿真的例程設(shè)置好ModelSim運(yùn)行環(huán)境后，在源碼路徑執(zhí)行manchester_tb，即可完成協(xié)同仿真的過程。

標(biāo)簽： ModelSim Matlab 協(xié)同仿真運(yùn)行環(huán)境

上傳時(shí)間： 2014-01-04

上傳用戶：Avoid98
ModelSim的使用方法,ModelSim 是VHDL的仿真工具

ModelSim的使用方法,ModelSim 是VHDL的仿真工具

標(biāo)簽： ModelSim VHDL 仿真工具

上傳時(shí)間： 2017-02-24

上傳用戶：wl9454
ModelSim仿真流程

ModelSim仿真流程，附有兩個(gè)源碼（vhdl),做設(shè)計(jì)例子，按步驟操作并添加源碼，即可看到仿真波形輸出

標(biāo)簽： ModelSim 仿真流程

上傳時(shí)間： 2017-02-25

上傳用戶：llandlu
夏宇聞8位RISC_CPU的完整代碼+TESTBENCH（已調(diào)試） ModelSim工程文件

夏宇聞8位RISC_CPU的完整代碼+TESTBENCH（已調(diào)試） ModelSim工程文件，包括書中所測(cè)試的三個(gè)程序和相關(guān)數(shù)據(jù)，絕對(duì)可用~所有信號(hào)名均遵從原書。在論壇中沒有找到testbench的，只有一個(gè)mcu的代碼，但很多和書中的是不一樣的，自己改了下下~`````大家多多支持啊~`我覺得書中也還是有些不盡如人意的地方，如clk_gen.v中clk2,clk4是沒有用的，assign clk1=~clk再用clk1的negedge clk1來觸發(fā)各個(gè)module也是不太好的，會(huì)使時(shí)序惡化，綜合時(shí)很可能會(huì)setup vio的，所以覺得直接用clk的上升沿來觸發(fā)各個(gè)module比較好

標(biāo)簽： TESTBENCH RISC_CPU ModelSim 8位

上傳時(shí)間： 2014-01-08

上傳用戶：ippler8

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ModelSim

ModelSim FLI接口設(shè)計(jì)實(shí)例

ModelSim 的使用具體方法與步驟以及與Quartus聯(lián)合仿真

ModelSim的詳細(xì)開發(fā)和使用過程適合初級(jí)ModelSim學(xué)員

ModelSim 使用教程,verilog或vhdl仿真

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介紹了FPGA設(shè)計(jì)全流程：ModelSim>>Synplify.Pro>>ISE

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ModelSim的使用方法,ModelSim 是VHDL的仿真工具

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