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MpiCH-V

  • MAX220–MAX249系列線驅動器/接收器

    MAX220–MAX249系列線驅動器/接收器,專為EIA/TIA- 232E以及V.28/V.24通信接口設計,尤其是無法提供±12V 電源的應用。 這些器件特別適合電池供電系統,這是由于其低功耗 關斷模式可以將功耗減小到5μW以內。MAX225、 MAX233、MAX235以及MAX245/MAX246/MAX247 不需要外部元件,推薦用于印刷電路板面積有限的 應用。

    標簽: MAX 220 249 線驅動器

    上傳時間: 2013-12-28

    上傳用戶:璇珠官人

  • VSS的使用教程

    VSS的使用教程,非常實用,可以幫助我們更好使用V

    標簽: VSS 使用教程

    上傳時間: 2014-01-05

    上傳用戶:WMC_geophy

  • --文件名:mine4.vhd。 --功能:實現4種常見波形正弦、三角、鋸齒、方波(A、B)的頻率、幅度可控輸出(方波 --A的占空比也是可控的)

    --文件名:mine4.vhd。 --功能:實現4種常見波形正弦、三角、鋸齒、方波(A、B)的頻率、幅度可控輸出(方波 --A的占空比也是可控的),可以存儲任意波形特征數據并能重現該波形,還可完成 --各種波形的線形疊加輸出。 --說明: SSS(前三位)和SW信號控制4種常見波形種哪種波形輸出。4種波形的頻率、 --幅度(基準幅度A)的調節均是通過up、down、set按鍵和4個BCD碼置入器以及一 --個置入檔位控制信號(ss)完成的(AMP的調節范圍是0~5V,調節量階為1/51V)。 --其中方波的幅度還可通過u0、d0調節輸出數據的歸一化幅值(AMP0)進行進一步 --細調(調節量階為1/(51*255)V)。方波A的占空比通過zu、zp按鍵調節(調節 --量階1/64*T)。系統采用內部存儲器——RAM實現任意輸入波形的存儲,程序只支 --持鍵盤式波形特征參數置入存儲,posting 為進入任意波置入(set)、清除(clr)狀態 --控制信號,SSS控制存儲波形的輸出。P180為預留端口,

    標簽: mine vhd 方波 波形

    上傳時間: 2017-02-09

    上傳用戶:z1191176801

  • A tutorial and open source code for finding edges and corners based on the filters used in primary v

    A tutorial and open source code for finding edges and corners based on the filters used in primary visual cortex.

    標簽: and tutorial finding corners

    上傳時間: 2013-12-24

    上傳用戶:qb1993225

  • Create a Delaunay triangulation or Voronoi diagram by clicking points. Delaunay triangulations and V

    Create a Delaunay triangulation or Voronoi diagram by clicking points. Delaunay triangulations and Voronoi diagrams are among the most widely used data structures in the field of Computational Geometry. These are Java-oriented source codes.

    標簽: Delaunay triangulations triangulation clicking

    上傳時間: 2013-11-25

    上傳用戶:zhaiye

  • 1、 求當前會話的SID

    1、 求當前會話的SID,SERIAL# SELECT Sid, Serial# FROM V$session WHERE Audsid = Sys_Context( USERENV , SESSIONID )

    標簽: SID

    上傳時間: 2017-02-25

    上傳用戶:liuchee

  • 夏宇聞8位RISC_CPU的完整代碼+TESTBENCH(已調試) modelsim工程文件

    夏宇聞8位RISC_CPU的完整代碼+TESTBENCH(已調試) modelsim工程文件,包括書中所測試的三個程序和相關數據,絕對可用~所有信號名均遵從原書。在論壇中沒有找到testbench的,只有一個mcu的代碼,但很多和書中的是不一樣的,自己改了下下~`````大家多多支持啊~`我覺得書中也還是有些不盡如人意的地方,如clk_gen.v中clk2,clk4是沒有用的,assign clk1=~clk再用clk1的negedge clk1來觸發各個module也是不太好的,會使時序惡化,綜合時很可能會setup vio的,所以覺得直接用clk的上升沿來觸發各個module比較好

    標簽: TESTBENCH RISC_CPU modelsim 8位

    上傳時間: 2014-01-08

    上傳用戶:ippler8

  • Verilog HDL的程式

    Verilog HDL的程式,上網找到SPI程式, vspi.v這程式相當好用可用來接收與傳送SPI,並且寫了一個傳輸信號測試,spidatasent.v這程式就是傳送的資料,分別為00 66... 01 77...... 02 55這樣的資料,並透過MAX+PULS II軟體進行模擬,而最外層的程式是test_createspi.v!

    標簽: Verilog HDL 程式

    上傳時間: 2017-03-06

    上傳用戶:onewq

  • FAS 完整的固定資產管理系統 開發說明 程序開發環境: Microsoft Windows XP Profresional + Service Pack 2 Microsoft V

    FAS 完整的固定資產管理系統 開發說明 程序開發環境: Microsoft Windows XP Profresional + Service Pack 2 Microsoft Visual FoxPro 6.0 簡體中文版

    標簽: Microsoft Profresional Windows Service

    上傳時間: 2014-12-21

    上傳用戶:hakim

  • 基于fpga的停表設計vudl編寫

    基于fpga的停表設計vudl編寫,使用vhdl編寫的.v文件。

    標簽: fpga vudl 編寫

    上傳時間: 2017-03-12

    上傳用戶:lx9076

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