<cite id="4e88u"></cite>
<sup id="4e88u"></sup>
SONET 教學(xué)V1.0_方便使用者在學(xué)習(xí)射頻電路模擬上遇到的問題解決方式
上傳時(shí)間： 2017-01-17
上傳用戶：hasan2015
一篇關(guān)於無線傳感器網(wǎng)絡(luò)安全的文檔,對(duì)學(xué)習(xí)此方面之知識(shí)有莫大幫助
標(biāo)簽： 無線傳感器 方面 網(wǎng)絡(luò)安全
上傳時(shí)間： 2013-12-25
上傳用戶：牛布牛
uc/os-ii 2.52的源代碼中文註釋版本.PDF格式,最後還介紹了在BC4.5編譯環(huán)境下成功編譯了UC/OS-II系統(tǒng),是學(xué)習(xí)UC/OS-II一份不錯(cuò)的參考資料.
上傳時(shí)間： 2017-05-05
上傳用戶：GavinNeko
飛飛,自動(dòng)打怪源碼,僅做學(xué)習(xí)之用! 飛飛,自動(dòng)打怪源碼,僅做學(xué)習(xí)之用!
標(biāo)簽：
上傳時(shí)間： 2017-05-27
上傳用戶：as275944189
Computer Networks 4th Ed 學(xué)習(xí)電腦網(wǎng)路的實(shí)用原文書
標(biāo)簽： Computer Networks 4th Ed
上傳時(shí)間： 2013-12-18
上傳用戶：磊子226
網(wǎng)際網(wǎng)路socket程式設(shè)計(jì)之聊天程式,Client端,編譯環(huán)境：Bloodshed Dev-C++ 4.9.9.2
標(biāo)簽： Bloodshed socket Client Dev-C
上傳時(shí)間： 2014-01-22
上傳用戶：hanli8870
用黃金分割搜索算法求cos(x),x∈[-π/2,π/2]的最大值，設(shè)計(jì)出具體的程序，使之能夠動(dòng)態(tài)演示搜索過程。
上傳時(shí)間： 2016-02-23
上傳用戶：duoshen1989
用爬山法求f(x,y)=1/(x2+y2+2)的最大值，設(shè)計(jì)出具體的程序，使之能夠動(dòng)態(tài)演示爬山搜索過程。
標(biāo)簽：
上傳時(shí)間： 2013-12-19
上傳用戶：ztj182002
1)自選存儲(chǔ)結(jié)構(gòu),輸入含n個(gè)頂點(diǎn)（用字符表示頂點(diǎn)）和e 條邊的圖G； (2)求每個(gè)頂點(diǎn)的度,輸出結(jié)果； (3)指定任意頂點(diǎn)x為初始頂點(diǎn),對(duì)圖G作DFS遍歷,輸出DFS 頂點(diǎn)序列(提示:使用一個(gè)棧實(shí)現(xiàn)DFS)； (4)指定任意頂點(diǎn)x為初始頂點(diǎn),對(duì)圖G作BFS遍歷,輸出BFS 頂點(diǎn)序列(提示:使用一個(gè)隊(duì)列實(shí)現(xiàn)BFS)； (5)輸入頂點(diǎn)x,查找圖G:若存在含x的頂點(diǎn),則刪除該結(jié)點(diǎn)及 與之相關(guān)連的邊,并作DFS遍歷(執(zhí)行操作3)；否則輸出信 息“無x”； (6)判斷圖G是否是連通圖，輸出信息“YES”/“NO”； (7)如果選用的存儲(chǔ)結(jié)構(gòu)是鄰接矩陣,則用鄰接矩陣的信息生 成圖G的鄰接表,即復(fù)制圖G,然再執(zhí)行操作(2)；反之亦然。
標(biāo)簽： DFS 輸出 存儲(chǔ)結(jié)構(gòu) 字符
上傳時(shí)間： 2013-12-26
上傳用戶：123456wh
主要內(nèi)容介紹 Allegro 如何載入 Netlist，進(jìn)而認(rèn)識(shí)新式轉(zhuǎn)法和舊式轉(zhuǎn)法有何不同及優(yōu)缺點(diǎn)的分析，透過本章學(xué)習(xí)可以對(duì) Allegro 和 Capture 之間的互動(dòng)關(guān)係，同時(shí)也能體驗(yàn)出 Allegro 和 Capture 同步變更屬性等強(qiáng)大功能。Netlist 是連接線路圖和 Allegro Layout 圖檔的橋樑。在這裏所介紹的 Netlist 資料的轉(zhuǎn)入動(dòng)作只是針對(duì)由 Capture（線路圖部分）產(chǎn)生的 Netlist 轉(zhuǎn)入 Allegro（Layout部分）1． 在 OrCAD Capture 中設(shè)計(jì)好線路圖。2． 然後由 OrCAD Capture 產(chǎn)生 Netlist（annotate 是在進(jìn)行線路圖根據(jù)第五步產(chǎn)生的資料進(jìn)行編改）。 3． 把產(chǎn)生的 Netlist 轉(zhuǎn)入 Allegro（layout 工作系統(tǒng)）。 4． 在 Allegro 中進(jìn)行 PCB 的 layout。 5． 把在 Allegro 中產(chǎn)生的 back annotate（Logic）轉(zhuǎn)出（在實(shí)際 layout 時(shí)可能對(duì)原有的 Netlist 有改動(dòng)過），並轉(zhuǎn)入 OrCAD Capture 裏進(jìn)行回編。
上傳時(shí)間： 2022-04-28
上傳用戶：kingwide
蟲蟲下載站版權(quán)所有 京ICP備2021023401號(hào)-1
