lm75A溫度數(shù)字轉(zhuǎn)換器 FPGA讀寫實(shí)驗(yàn)Verilog邏輯源碼QUARTUS工程文件+文檔資料,FPGA為CYCLONE4系列中的EP4CE6E22C8. 完整的工程文件，可以做為你的學(xué)習(xí)設(shè)計(jì)參考。LM75A 是一個(gè)使用了內(nèi)置帶隙溫度傳感器和模數(shù)轉(zhuǎn)換技術(shù)的溫度數(shù)字轉(zhuǎn)換器。它也是一個(gè)溫度檢測(cè)器，可提供一個(gè)過(guò)熱檢測(cè)輸出。LM75A 包含許多數(shù)據(jù)寄存器：配置寄存器用來(lái)存儲(chǔ)器件的某些配置，如器件的工作模式、OS 工作模式、OS 極性和OS 故障隊(duì)列等（在功能描述一節(jié)中有詳細(xì)描述）；溫度寄存器（Temp），用來(lái)存儲(chǔ)讀取的數(shù)字溫度；設(shè)定點(diǎn)寄存器（Tos & Thyst），用來(lái)存儲(chǔ)可編程的過(guò)熱關(guān)斷和滯后限制，器件通過(guò)2 線的串行I2C 總線接口與控制器通信。LM75A 還包含一個(gè)開漏輸出（OS），當(dāng)溫度超過(guò)編程限制的值時(shí)該輸出有效。LM75A 有3 個(gè)可選的邏輯地址管腳，使得同一總線上可同時(shí)連接8個(gè)器件而不發(fā)生地址沖突。LM75A 可配置成不同的工作條件。它可設(shè)置成在正常工作模式下周期性地對(duì)環(huán)境溫度進(jìn)行監(jiān)控或進(jìn)入關(guān)斷模式來(lái)將器件功耗降至最低。OS 輸出有2 種可選的工作模式：OS 比較器模式和OS 中斷模式。OS 輸出可選擇高電平或低電平有效。故障隊(duì)列和設(shè)定點(diǎn)限制可編程，為了激活OS 輸出，故障隊(duì)列定義了許多連續(xù)的故障。溫度寄存器通常存放著一個(gè)11 位的二進(jìn)制數(shù)的補(bǔ)碼，用來(lái)實(shí)現(xiàn)0.125℃的精度。這個(gè)高精度在需要精確地測(cè)量溫度偏移或超出限制范圍的應(yīng)用中非常有用。正常工作模式下，當(dāng)器件上電時(shí)，OS 工作在比較器模式，溫度閾值為80℃，滯后75℃，這時(shí)，LM75A就可用作一個(gè)具有以上預(yù)定義溫度設(shè)定點(diǎn)的獨(dú)立的溫度控制器。module LM75_SEG_LED ( //input input sys_clk ,input sys_rst_n ,inout sda_port ,//output output wire seg_c1 ,output wire seg_c2 ,output wire seg_c3 ,output wire seg_c4 ,output reg seg_a ,output reg seg_b ,output reg seg_c ,output reg seg_e ,output reg seg_d ,output reg seg_f ,output reg seg_g ,output reg seg_h , output reg clk_sclk );//parameter define parameter WIDTH = 8;parameter SIZE = 8;//reg define reg [WIDTH-1:0] counter ;reg [9:0] counter_div ;reg clk_50k ;reg clk_200k ;reg sda ;reg enable ;
標(biāo)簽： lm75a 數(shù)字轉(zhuǎn)換器 fpga verilog
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FPGA采樣AD9238數(shù)據(jù)并通過(guò)VGA波形顯示例程 Verilog邏輯源碼QUARTUS工程文件+文檔說(shuō)明,FPGA型號(hào)Cyclone4E系列中的EP4CE6F17C8，QUARTUS版本17.1。ADC 模塊型號(hào)為 AN9238，最大采樣率 65Mhz，精度為12 位。實(shí)驗(yàn)中把 AN9238 的 2 路輸入以波形方式在 HDMI 上顯示出來(lái)，我們可以用更加直觀的方式觀察波形，是一個(gè)數(shù)字示波器雛形。module top( input clk, input rst_n, output ad9238_clk_ch0, output ad9238_clk_ch1, input[11:0] ad9238_data_ch0, input[11:0] ad9238_data_ch1, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue);wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;wire grid_hs;wire grid_vs;wire grid_de;wire[7:0] grid_r;wire[7:0] grid_g;wire[7:0] grid_b;wire wave0_hs;wire wave0_vs;wire wave0_de;wire[7:0] wave0_r;wire[7:0] wave0_g;wire[7:0] wave0_b;wire wave1_hs;wire wave1_vs;wire wave1_de;wire[7:0] wave1_r;wire[7:0] wave1_g;wire[7:0] wave1_b;wire adc_clk;wire adc0_buf_wr;wire[10:0] adc0_buf_addr;wire[7:0] adc0_bu
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FPGA讀寫SD卡讀取BMP圖片通過(guò)LCD顯示例程實(shí)驗(yàn) Verilog邏輯源碼QUARTUS工程文件+文檔說(shuō)明,FPGA型號(hào)Cyclone4E系列中的EP4CE6F17C8，QUARTUS版本17.1。1 實(shí)驗(yàn)簡(jiǎn)介在前面的實(shí)驗(yàn)中我們練習(xí)了 SD 卡讀寫，VGA 視頻顯示等例程，本實(shí)驗(yàn)將 SD 卡里的 BMP 圖片讀出，寫入到外部存儲(chǔ)器，再通過(guò) VGA、LCD 等顯示。本實(shí)驗(yàn)如果通過(guò)液晶屏顯示，需要有液晶屏模塊。2 實(shí)驗(yàn)原理在前面的實(shí)驗(yàn)中我們?cè)?VGA、LCD 上顯示的是彩條，是 FPGA 內(nèi)部產(chǎn)生的數(shù)據(jù)，本實(shí)驗(yàn)將彩條替換為 SD 內(nèi)的 BMP 圖片數(shù)據(jù)，但是 SD 卡讀取速度遠(yuǎn)遠(yuǎn)不能滿足顯示速度的要求，只能先寫入外部高速 RAM，再讀出后給視頻時(shí)序模塊顯示module top( input clk, input rst_n, input key1, output [5:0] seg_sel, output [7:0] seg_data, output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b, //vga blue output sd_ncs, //SD card chip select (SPI mode) output sd_dclk, //SD card clock output sd_mosi, //SD card controller data output input sd_miso, //SD card controller data input output sdram_clk, //sdram clock output sdram_cke, //sdram clock enable output sdram_cs_n, //sdram chip select output sdram_we_n, //sdram write enable output sdram_cas_n, //sdram column address strobe output sdram_ras_n, //sdram row address strobe output[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank address output[12:0] sdram_addr, //sdram address inout[15:0] sdram_dq //sdram data);parameter MEM_DATA_BITS = 16 ; //external memory user interface data widthparameter ADDR_BITS = 24
標(biāo)簽： fpga
上傳時(shí)間： 2021-10-27
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基于FPGA設(shè)計(jì)的字符VGA LCD顯示實(shí)驗(yàn)Verilog邏輯源碼QUARTUS工程文件+文檔說(shuō)明,通過(guò)字符轉(zhuǎn)換工具將字符轉(zhuǎn)換為 8 進(jìn)制 mif 文件存放到單端口的 ROM IP 核中，再?gòu)腞OM 中把轉(zhuǎn)換后的數(shù)據(jù)讀取出來(lái)顯示到 VGA 上，F(xiàn)PGA型號(hào)Cyclone4E系列中的EP4CE6F17C8，QUARTUS版本17.1。module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue );wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;wire osd_hs;wire osd_vs;wire osd_de;wire[7:0] osd_r;wire[7:0] osd_g;wire[7:0] osd_b;assign vga_out_hs = osd_hs;assign vga_out_vs = osd_vs;assign vga_out_r = osd_r[7:3]; //discard low bit dataassign vga_out_g = osd_g[7:2]; //discard low bit dataassign vga_out_b = osd_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0 (clk ), .c0 (video_clk ));color_bar color_bar_m0( .clk (video_clk ), .rst (~rst_n ), .hs (video_hs ), .vs (video_vs ), .de (video_de ), .rgb_r (video_r ), .rgb_g (video_g ), .rgb_b (video_b ));osd_display osd_display_m0( .rst_n (rst_n ), .pclk (video_clk ), .i_hs (video_hs ), .i_vs (video_vs ), .i_de (video_de ), .i_data ({video_r,video_g,video_b} ), .o_hs (osd_hs ), .o_vs (osd_vs ), .o_de (osd_de ), .o_data ({osd_r,osd_g,osd_b} ));endmodule
上傳時(shí)間： 2021-12-18
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基于FPGA設(shè)計(jì)的sdram讀寫測(cè)試實(shí)驗(yàn)Verilog邏輯源碼QUARTUS工程文件+文檔說(shuō)明，DRAM選用海力士公司的 HY57V2562 型號(hào),容量為的 256Mbit,采用了 54 引腳的TSOP 封裝, 數(shù)據(jù)寬度都為 16 位, 工作電壓為 3.3V,并丏采用同步接口方式所有的信號(hào)都是時(shí)鐘信號(hào)。FPGA型號(hào)Cyclone4E系列中的EP4CE6F17C8，QUARTUS版本17.1。timescale 1ps/1psmodule top(input clk,input rst_n,output[1:0] led,output sdram_clk, //sdram clockoutput sdram_cke, //sdram clock enableoutput sdram_cs_n, //sdram chip selectoutput sdram_we_n, //sdram write enableoutput sdram_cas_n, //sdram column address strobeoutput sdram_ras_n, //sdram row address strobeoutput[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank addressoutput[12:0] sdram_addr, //sdram addressinout[15:0] sdram_dq //sdram data);parameter MEM_DATA_BITS = 16 ; //external memory user interface data widthparameter ADDR_BITS = 24 ; //external memory user interface address widthparameter BUSRT_BITS = 10 ; //external memory user interface burst widthparameter BURST_SIZE = 128 ; //burst sizewire wr_burst_data_req; // from external memory controller,write data request ,before data 1 clockwire wr_burst_finish; // from external memory controller,burst write finish
標(biāo)簽： fpga sdram verilog QUARTUS
上傳時(shí)間： 2021-12-18
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基于FPGA設(shè)計(jì)的vga顯示測(cè)試實(shí)驗(yàn)Verilog邏輯源碼QUARTUS工程文件+文檔說(shuō)明，F(xiàn)PGA型號(hào)Cyclone4E系列中的EP4CE6F17C8，QUARTUS版本17.1。module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue );wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;assign vga_out_hs = video_hs;assign vga_out_vs = video_vs;assign vga_out_r = video_r[7:3]; //discard low bit dataassign vga_out_g = video_g[7:2]; //discard low bit dataassign vga_out_b = video_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0(clk), .c0(video_clk));color_bar color_bar_m0( .clk(video_clk), .rst(~rst_n), .hs(video_hs), .vs(video_vs), .de(video_de), .rgb_r(video_r), .rgb_g(video_g), .rgb_b(video_b));endmodule
標(biāo)簽： fpga vga顯示 verilog QUARTUS
上傳時(shí)間： 2021-12-19
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FPGA片內(nèi)FIFO讀寫測(cè)試Verilog邏輯源碼QUARTUS工程文件+文檔說(shuō)明，使用 FPGA 內(nèi)部的 FIFO 以及程序?qū)υ?FIFO 的數(shù)據(jù)讀寫操作。FPGA型號(hào)Cyclone4E系列中的EP4CE6F17C8，QUARTUS版本17.1。timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////module fifo_test( input clk, //50MHz時(shí)鐘 input rst_n //復(fù)位信號(hào)，低電平有效 );//-----------------------------------------------------------localparam W_IDLE = 1;localparam W_FIFO = 2; localparam R_IDLE = 1;localparam R_FIFO = 2; reg[2:0] write_state;reg[2:0] next_write_state;reg[2:0] read_state;reg[2:0] next_read_state;reg[15:0] w_data; //FIFO寫數(shù)據(jù)wire wr_en; //FIFO寫使能wire rd_en; //FIFO讀使能wire[15:0] r_data; //FIFO讀數(shù)據(jù)wire full; //FIFO滿信號(hào) wire empty; //FIFO空信號(hào) wire[8:0] rd_data_count; wire[8:0] wr_data_count; ///產(chǎn)生FIFO寫入的數(shù)據(jù)always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) write_state <= W_IDLE; else write_state <= next_write_state;endalways@(*)begin case(write_state) W_IDLE: if(empty == 1'b1) //FIFO空， 開始寫FIFO next_write_state <= W_FIFO; else next_write_state <= W_IDLE; W_FIFO: if(full == 1'b1) //FIFO滿 next_write_state <= W_IDLE; else next_write_state <= W_FIFO; default: next_write_state <= W_IDLE; endcaseendassign wr_en = (next_write_state == W_FIFO) ? 1'b1 : 1'b0; always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) w_data <= 16'd0; else if (wr_en == 1'b1) w_data <= w_data + 1'b1; else w_data <= 16'd0; end///產(chǎn)生FIFO讀的數(shù)據(jù)always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) read_state <= R_IDLE; else read_state <= next_read_state;endalways@(*)begin case(read_state) R_IDLE: if(full == 1'b1) //FIFO滿, 開始讀FIFO next_read_state <= R_FIFO; else next_read_state <= R_IDLE; R_FIFO: if(empty == 1'b1)
標(biāo)簽： fpga fifo verilog QUARTUS
上傳時(shí)間： 2021-12-19
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電子書-Altera FPGA_CPLD設(shè)計(jì) QUARTUS ii軟件FPGA設(shè)計(jì) 基礎(chǔ)篇+高級(jí)篇合集
上傳時(shí)間： 2022-02-16
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Verilog HDl語(yǔ)言實(shí)現(xiàn)CPLD-EPC240與電腦的串口通訊QUARTUS邏輯工程源碼 //本模塊的功能是驗(yàn)證實(shí)現(xiàn)和PC機(jī)進(jìn)行基本的串口通信的功能。需要在//PC機(jī)上安裝一個(gè)串口調(diào)試工具來(lái)驗(yàn)證程序的功能。//程序?qū)崿F(xiàn)了一個(gè)收發(fā)一幀10個(gè)bit（即無(wú)奇偶校驗(yàn)位）的串口控//制器，10個(gè)bit是1位起始位，8個(gè)數(shù)據(jù)位，1個(gè)結(jié)束//位。串口的波特律由程序中定義的div_par參數(shù)決定，更改該參數(shù)可以實(shí)//現(xiàn)相應(yīng)的波特率。程序當(dāng)前設(shè)定的div_par 的值是0x145，對(duì)應(yīng)的波特率是//9600。用一個(gè)8倍波特率的時(shí)鐘將發(fā)送或接受每一位bit的周期時(shí)間//劃分為8個(gè)時(shí)隙以使通信同步.//程序的工作過(guò)程是：串口處于全雙工工作狀態(tài)，按動(dòng)key1，F(xiàn)PGA/CPLD向PC發(fā)送“21 EDA"//字符串（串口調(diào)試工具設(shè)成按ASCII碼接受方式）；PC可隨時(shí)向FPGA/CPLD發(fā)送0-F的十六進(jìn)制
標(biāo)簽： verilog hdl cpld 串口通訊 QUARTUS
上傳時(shí)間： 2022-02-18
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使用QUARTUS開發(fā)。該程序通過(guò)VHDL語(yǔ)言實(shí)現(xiàn)了LPC時(shí)序。
上傳時(shí)間： 2022-04-23
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