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RTl

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  • Precision RTl v2005b.1100

    Actel公司與Mentor Graphics公司日前推出Mentor Graphics的Precision RTl綜合工具最新版本。該版本利用Actel基于閃存的ProASIC Plus家族FPGA產(chǎn)品以提供更高的設(shè)計性能。

    標(biāo)簽: Precision 2005 1100 RTl

    上傳時間: 2013-07-28

    上傳用戶:cc111

  • 一個牛人寫的文章(關(guān)于RTl級設(shè)計)

    關(guān)于RTl級設(shè)計詳盡說明

    標(biāo)簽: RTl

    上傳時間: 2013-10-08

    上傳用戶:1421706030

  • Verilog RTl代碼新手上路教程

    通過學(xué)習(xí)本教程提供的各種RTl小型電路模塊的代碼并且觀察電路的RTl結(jié)構(gòu)和波形仿真的時序,可以快速的了解如何設(shè)計基本的電路組件

    標(biāo)簽: Verilog RTl 代碼 教程

    上傳時間: 2013-11-01

    上傳用戶:manlian

  • Verilog RTl代碼新手上路教程

    通過學(xué)習(xí)本教程提供的各種RTl小型電路模塊的代碼并且觀察電路的RTl結(jié)構(gòu)和波形仿真的時序,可以快速的了解如何設(shè)計基本的電路組件

    標(biāo)簽: Verilog RTl 代碼 教程

    上傳時間: 2014-01-24

    上傳用戶:13188549192

  • 8139 RTl 源代碼

    8139 RTl 源代碼

    標(biāo)簽: 8139 RTl 源代碼

    上傳時間: 2014-01-14

    上傳用戶:lepoke

  • 用verilog編寫的網(wǎng)卡芯片RTl級。前仿后仿都通過了

    用verilog編寫的網(wǎng)卡芯片RTl級。前仿后仿都通過了,可以在modelsim上運行察看

    標(biāo)簽: verilog RTl 編寫 網(wǎng)卡芯片

    上傳時間: 2015-03-31

    上傳用戶:lxm

  • 《Delphi源代碼分析》    本書通過對Delphi內(nèi)核(RTl)源代碼進(jìn)行分析

    《Delphi源代碼分析》    本書通過對Delphi內(nèi)核(RTl)源代碼進(jìn)行分析,深入闡述了Delphi內(nèi)核(RTl)的原理及其實現(xiàn)。全書從Nico Bendlin編寫的著名最小化內(nèi)核示例程序MiniDExe講起,基于MiniDExe分析Delphi在編譯器一級的技術(shù)內(nèi)幕,帶領(lǐng)讀者一窺Delphi的核心。隨后作者基于這個內(nèi)核逐層地包裝代碼,將Delphi的各種功能的具體實現(xiàn)一一展現(xiàn),通過列出關(guān)鍵性代碼并進(jìn)行系統(tǒng)性分析的方式,全面分析對象結(jié)構(gòu)、VCL和COM等在源代碼中的實現(xiàn)。全書內(nèi)容詳實,闡述精辟、深入,主要議題包括:Delphi的編譯器在Windows、Delphi RTl和用戶代碼之間的交互;Delphi RTl內(nèi)核代碼的完整實現(xiàn);與Delphi內(nèi)核相關(guān)的操作系統(tǒng)機(jī)制;初始(入口)代碼、模塊、內(nèi)存、線程、資源、異常處理機(jī)制等。 本書是一本不可多得的高端技術(shù)圖書,適合中、高級Delphi開發(fā)人員研讀。

    標(biāo)簽: Delphi RTl 源代碼分析 內(nèi)核

    上傳時間: 2014-01-10

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  • VHDL 關(guān)于2DFFT設(shè)計程序 u scinode1 ∼ scinode9.vhd: Every SCI node RTl vhdl code. The details can be

    VHDL 關(guān)于2DFFT設(shè)計程序 u scinode1 ∼ scinode9.vhd: Every SCI node RTl vhdl code. The details can be seen in the following section. u 2dfft.vhd: The top module includes these scinodes and form a 3x3 SCI Torus network, and it support these sub-modules scinode1∼ scinode9 reset and clk and global_cnt signals to synchronous the sub-modules to simplify the overall design. u proj2.wfc: VSS simulation result that is the same as the ModelSim simulation result. u Pro2_2.wfc: VSS simulation result of another test pattern can’t cause overflow situation.

    標(biāo)簽: scinode1 scinode details 2DFFT

    上傳時間: 2014-12-02

    上傳用戶:15071087253

  • 經(jīng)過門級網(wǎng)單驗證的USB2.0 IP核 RTl代碼

    經(jīng)過門級網(wǎng)單驗證的USB2.0 IP核 RTl代碼

    標(biāo)簽: USB 2.0 RTl 門級

    上傳時間: 2014-01-06

    上傳用戶:heart520beat

  • 用verilog編寫的pci——RTl級。

    用verilog編寫的pci——RTl級。

    標(biāo)簽: verilog pci RTl 編寫

    上傳時間: 2015-06-06

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