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SAP，ERP物流與運(yùn)營(yíng)統(tǒng)一化

基于DSPFPGA的CAN總線數據通信系統

CAN-bus(Corltroller Area Network)即控制器局域網，是國際上應用最廣泛的現場總線之一。它是一種多主方式的串行通訊總線，在工業控制通訊方面擁有高位速率，高抗電磁干擾性，而且能夠檢測出產生的任何錯誤。作為一種靈活，可靠的通訊系統，CAN總線已被廣泛運用于各個工業控制現場。基于FPGA+DSP的CAN總線通訊系統設計主要目標是完成CAN總線的多節點可靠高速性傳輸，通過各節點之間的數據通信以及結點處理單元內部對數據的處理實現整個通信系統間各個單元的協同工作。本論文中的 CAN 總線通訊系統是完成紅外目標探測系統和控制系統與圖像處理系統的實時通信，其硬件部分采用 DSP+FPGA 作為核心通訊處理單元，通過對 DSP硬件編程和FPGA邏輯模塊的設計實現了在處理單元外部CAN總線多節點之間的信息可靠性傳輸以及處理單元內部DSP和FPGA基于SPI的串行通信，從而完成了在FPGA中對CAN總線數據的處理和運用。

標簽： DSPFPGA CAN 總線數據通信系統

上傳時間： 2013-05-23

上傳用戶：dyy618
參數化Viterbi譯碼器的FPGA實現

本文以某型號接收機的應用為背景，主要論述了如何實現基于FPGA的參數化的Viterbi譯碼器的知識產權(IP)核。文中詳細論述了譯碼器的內部結構、VerilogHDL(硬件描述語言)實現、仿真測試等。這些可變的參數包括：碼型、ACS(加比選)單元的數目、軟判決比特數、回溯深度等。用戶可以根據自己的需要設置不同的參數由開發工具生成不同的譯碼器用于不同的系統。　　本文的創新之處在于,針對FPGA的內部結構提出了一種新的累加度量RAM的組織形式，大大節省了嵌入式RAM塊；提出了一種新的累加度量值的歸一化辦法；此外還給出了用Matlab建模得到軟判決信息輔助仿真工具進行電路仿真的方法，大大提高了仿真的速度。　　所設計的(2，1，7)連續型5比特軟判決譯碼器已經應用于某型號接收機，經受了實際應用的考驗產生了巨大的經濟效益。

標簽： Viterbi FPGA 參數譯碼器

上傳時間： 2013-04-24

上傳用戶：waizhang
二維離散小波變換的FPGA實現

小波變換是一種新興的理論，是數學發展史上的重要成果。它無論對數學還是對工程應用都產生了深遠的影響。最新的靜態圖像壓縮標準JPEG2000就以離散小波變換(DWT)作為核心變換算法。本文首先較為詳細地分析了小波變換的理論基礎，對多分辨率分析、Mallat算法和提升算法做了介紹。然后分析了JPEG2000所采用的小波濾波器，并引入了一個新的LS97小波。該小波系數簡單、易于硬件實現，并且與CDF97小波有很好的兼容性，可作為CDF97小波的替代者。使用Matlab對CDF97小波和LS97小波的兼容性做仿真測試，結果表明這兩個小波具有幾乎相同的性能。在確定所用的小波后，本文設計了二維離散小波變換的硬件結構。設計過程中對標準二維小波變換做了優化，即將行變換和列變換的歸一化步驟合并計算，這樣可以減少兩次乘法操作。另外還使用移位加代替乘法，提取移位加中的公共算子等方式來優化設計。對于邊界數據的處理，本文采用了嵌入式對稱延拓技術，不需要額外的緩存，節約了硬件資源。為提高硬件利用率，本文將LeGall53小波變換和LS97小波變換統一起來，只要一個控制信號就可實現兩者之間的轉換。本文所提出的結構采用基于行的變換方式，只需要六行中間數據即可完成全部行數據的小波變換。采用流水線技術提高了整個設計的運行速度。最后也給出了二維離散小波反變換的實現結構。在完成硬件結構設計的基礎上，使用Verilog硬件描述語言對整個設計進行了完全可綜合的RTL級描述，采用同步設計，提高了可靠性。在Xilinx公司的FPGA開發軟件ISE6.3i中對正反小波變換做了仿真和實現，結果表明，本設計能高速高精度地完成正反可逆和不可逆小波變換，可以滿足各種實時性要求。

標簽： FPGA 二維離散小波變換

上傳時間： 2013-07-25

上傳用戶：sn2080395
基于FPGA的32位浮點數據FFT及IFFT的設計與實現

FFT/IFFT是時域信號與頻域信號之間轉換的基本運算，是數字信號處理的核心工具之一，因此，它廣泛地應用于許多領域。在數字化的今天，不論是在通信領域還是在圖像處理領域，對數字信號處理的速度、精度和實時性要求不斷提高。為滿足不斷提高的要求，國內外不斷地推出各種FFT/IFFT處理器，主要處理器有ASIC、DSP芯片、FPGA等。由于FPGA具有可反復編程的特點及豐富資源，所以它受到廣泛的關注。本論文就是一種基于FPGA實現浮點型數據的FFT及IFFT處理器，該處理器使用A1tera公司的Stratix Ⅱ系列的FPGA芯片。它主要采用流水線結構，這種結構可以使各級運算并行處理，對輸入進來的數據進行連續處理，提高了運算速度，滿足了系統的實時性要求；另外處理器所處理的數據是32位浮點型的，因此它同時提高了運算的精度。

標簽： FPGA IFFT FFT 浮點

上傳時間： 2013-07-12

上傳用戶：cuicuicui
基于ARM的無線通信平臺開發及USB驅動程序設計

隨著計算機技術的發展，嵌入式系統已成為計算機領域的一個重要組成部分，并成為近年來新興的研究熱點。ARM9TDMI是一種高效、低功耗的RISK處理器，以該內核為核心的S3C2410X是一款基于以太網應用的高性價比16/32位微控制器，非常適合嵌入式產品。文本提出并研究了基于ARM-Linux的嵌入式產品平臺，完成了系統的硬件和軟件設計、實現了操作系統的裁減和移植。并且系統充分利用ARM處理器高性能、低功耗、低成本的優點，擴展平臺通用接口，為今后開發基于該平臺的應用系統提供了捷徑。 Linux由于其代碼開放性以及強大的網絡功能等特點，在許多的嵌入式網絡設備中有著廣泛應用，與其他的嵌入式操作系統相比，具有著更多的優勢。因此本課題將其作為硬件平臺的操作系統，并在這個系統中實現Linux的一些基本操作。論文中介紹的硬件和軟件平臺也可以為實際應用提供很好的開發起點。 USB作為一種總線技術，已經得到快速的普及和應用，本文實現了Linux操作系統下USB驅動程序的編程設計；此外，本文將嵌入式技術與無線通信技術結合起來，實現了基于ARM-9處理器的無線通信平臺的開發。歸納起來本課題具體工作如下： 1)調研了國內外嵌入式系統開發的現狀和發展趨勢。并且詳細論述了基于ARM-9處理器的硬件結構、嵌入式操作系統以及開發流程。 2)詳細研究了Linux在ARM-9硬件平臺上的移植。包括移植環境的建立、BootLoader的制作、Linux的裁減和移植、根文件的制作等。 3)詳細分析并開發了Linux下USB驅動，包括主機控制器驅動以及設備驅動等內容。 4)基于ARM-9嵌入式微處理器，利用其性價比高，功能豐富，接口完善，可擴展性強等優點將移動通信技術與嵌入式系統融合在一起。實現基于ARM-9處理器的無線通信平臺的開發。

標簽： ARM USB 無線通信平臺開發

上傳時間： 2013-04-24

上傳用戶：lwt123
基于ARM平臺的嵌入式網絡控制器的設計與實現

隨著計算機技術、通信技術、集成電路技術和控制技術的發展，傳統的工業控制領域正經歷著一場前所未有的變革，開始向網絡化方向發展。本文即從未來工業控制網絡發展的需要出發，設計并實現了以S3C2410微處理器為核心的嵌入式網絡控制器。本文以S3C2410-32 位微處理為核心，設計并實現了具有1路以太網接口、1路 USB Host 接口、1路USB Device 接口、3路RS232串口、1個CAN總線擴展卡、1個RS485擴展卡、1個RS422擴展卡使用、8路A/D、1路D/A、4路 PWM、一個 240×320TFT LCD 顯示觸摸屏的功能強大的嵌入式網絡控制器。并在此基礎上，結合嵌入式操作系統Windows CE建立了一個嵌入式軟件開發平臺。在深入研究和分析CANopen協議的基礎上，實現了基于Windows CE 的嵌入式 CANopen 協議棧，大大提高了嵌入式網絡控制器在現場總線上的通信和控制能力，為新型的網絡控制算法研究提供了實驗平臺。在探討了TCP/IP協議的基礎上研究了基于 Windows CE 的嵌入式 TCP/IP 協議棧，掌握了Windows CE 平臺的網絡 Socket 通信編程，使控制器能夠通過以太網接到Intranet或Intemet上。在完成嵌入式網絡控制器硬件與軟件設計的基礎上，將控制器應用到了網絡化的嵌入式數控系統的中央數控單元中，實現數控系統等數控設備小型化、網絡化和集成化的需要。并以此為基礎，結合計算機控制實驗室建設，構建了三層(信息層、控制層和設備層)工業網絡實驗平臺，實現了實驗室設備真正的網絡互連，為網絡控制研究提供了一個高性能的平臺。

標簽： ARM 嵌入式網絡控制器

上傳時間： 2013-06-10

上傳用戶：hzy5825468
LDPC碼編碼器FPGA實現研究

LDPC(低密度奇偶校驗碼)編碼是提高通信質量和數據傳輸速率的關鍵技術。LDPC碼應用于實際通信系統是本課題的研究重點。實際通信要求在LDPC碼長盡量短、碼率盡量高及硬件可實現的前提下，結合連續相位MSK調制，滿足歸一化信噪比SNR=2dB時，系統誤碼率低于10-4。根據課題背景，本文主要研究基于FPGA的LDPC編碼器設計與實現。 LDPC碼的編碼復雜度往往與其幀長的平方成正比，編碼復雜度大，成為編碼硬件實現的一個障礙；論文針對實際系統的預期指標，通過對多種矩陣構造算法的預選方案及影響LDPC碼性能參數仿真分析，基于1/2碼率，1024和2048兩種幀長，設計了三種編碼器的備選方案，分別為直接下三角編碼器，串行準循環編碼器和二階準循環編碼器。對于每種編碼器，分別設計了其整體結構，并對每種編碼器的功能模塊進行深入研究，設計完成后利用第3方軟件MODELSIM對編碼器進行了時序仿真；根據時序仿真結果和綜合報告對三種編碼方案進行比較，最終選擇串行準循環編碼器作為硬件實現的編碼方案。最后，在FPGA中硬件實現了串行準循環編碼器并對其進行測試，利用MATLAB仿真程序和串口通信工具最終驗證了這種編碼器的正確性和硬件可實現性。

標簽： LDPC FPGA 編碼器實現研究

上傳時間： 2013-08-02

上傳用戶：林魚2016
LDPC碼譯碼器FPGA實現研究

LDPC碼以其接近Shannon極限的優異性能在編碼界引起了轟動，成為研究的熱點。隨著研究的不斷深入和技術的發展，目前，LDPC碼已經被多個通信系統定為信道編碼方案，并被應用到第二代數字視頻廣播衛星(DVB—S2)通信系統中。由于LDPC碼譯碼過程中所涉及的數據量龐大，譯碼時序控制復雜，如何實現LDPC碼譯碼器成為了人們研究的重點。論文以基于FPGA實現LDPC碼譯碼器為研究目標，主要對譯碼算法選擇、譯碼數據量化、定點數據表示方式、譯碼算法關鍵運算單元的FPGA設計和譯碼的時序控制進行了深入研究。首先分析了LDPC碼的基本譯碼原理和常用譯碼算法。然后重點分析了BP算法、Log-BP算法、最小和算法和歸一化最小和算法，并對四種譯碼算法的糾錯性能和譯碼復雜度進行比較論證，選出適合硬件實現的譯碼方案。結合通信系統，對譯碼算法進行仿真分析，確定了譯碼算法的各個參數值和譯碼量化方案。在系統仿真分析論證的基礎之上，以歸一化最小和譯碼算法為理論方案，利用硬件描述語言編寫譯碼功能模塊，并基于FPGA實現了固定譯碼長度的LDPC碼譯碼器，利用MATLAB和Modelsim分別對譯碼器進行了功能驗證和時序驗證，最后模擬通信系統完成了譯碼器的硬件測試。

標簽： LDPC FPGA 譯碼器實現研究

上傳時間： 2013-04-24

上傳用戶：1234567890qqq
動態可重構FPGA的布局布線算法研究

可編程邏輯芯片特別是現場可編程門陣列(Field-Programmable Gate Array，FPGA)芯片的快速發展，使得新的芯片能夠根據具體應用動態地調整結構以獲得更好的性能，這類芯片稱為動態可重構FPGA芯片(Dynamically ReconfigurableFPGA，DRFPGA)。然而，使用這類芯片構建的可重構系統在實際應用前還有許多問題需要解決。一個基本的問題就是動態可重構FPGA芯片中的可重構功能單元(Reconfigurable Functional Unit，RFU)的模塊布局問題和模塊間的布線問題。本文從基本的FPGA芯片結構和CAD算法談起，介紹了可重構計算的概念，建立了可重構計算系統模型和動態可重構FPGA芯片模型，在此模型上提出一個基于劃分和時延驅動的在線布局算法，和一個基于Pathfinder協商擁塞算法的布線算法，來解決動態可重構FPGA芯片的布局和布線問題。由硬件描述語言(Hardware Description Language，HDL)描述的電路首先被劃分成有限數目的層，然后將這些電路層布局到芯片的每一層，同時確保關鍵路徑的時延最小。實驗結果表明，布局算法與傳統的布局算法(或者文獻[37]中的算法)相比，在時延上平均減少27％，在線長上平均減少34％(或者11％)，在運行時間上平均減少42％(或者97％)。布線算法與傳統的布線算法相比，能夠將線長降低26％，將水平通道寬度降低27％，顯示出較高的性能。

標簽： FPGA 動態可重構布局布線算法研究

上傳時間： 2013-05-24

上傳用戶：Neoemily
大場景圖像融合可視化系統

隨著圖像處理技術和投影技術的不斷發展，人們對高沉浸感的虛擬現實場景提出了更高的要求，這種虛擬顯示的場景往往由多通道的投影儀器同時在屏幕上投影出多幅高清晰的圖像，再把這些單獨的圖像拼接在一起組成一幅大場景的圖像。而為了給人以逼真的效果，投影的屏幕往往被設計為柱面屏幕，甚至是球面屏幕。當圖像投影在柱面屏幕的時候就會發生幾何形狀的變化，而避免這種幾何變形的就是圖像拼接過程中的幾何校正和邊緣融合技術。一個大場景可視化系統由投影機、投影屏幕、圖像融合機等主要模塊組成。在虛擬現實應用系統中，要實現高臨感的多屏幕無縫拼接以及曲面組合顯示，顯示系統還需要運用幾何數字變形及邊緣融合等圖像處理技術，實現諸如在平面、柱面、球面等投影顯示面上顯示圖像。而關鍵設備在于圖像融合機，它實時采集圖形服務器，或者PC的圖像信號，通過圖像處理模塊對圖像信息進行幾何校正和邊緣融合，在處理完成后再送到顯示設備。本課題提出了一種基于FPGA技術的圖像處理系統。該系統實現圖像數據的AiD采集、圖像數據在SRAM以及SDRAM中的存取、圖像在FPGA內部的DSP運算以及圖像數據的D/A輸出。系統設計的核心部分在于系統的控制以及數字信號的處理。本課題采用XilinxVirtex4系列FPGA作為主處理芯片，并利用VerilogHDL硬件描述語言在FPGA內部設計了A/D模塊、D/A模塊、SRAM、SDRAM以及ARM處理器的控制器邏輯。本課題在FPGA圖像處理系統中設計了一個ARM處理器模塊，用于上電時對系統在圖像變化處理時所需參數進行傳遞，并能實時從上位機更新參數。該設計在提高了系統性能的同時也便于系統擴展。本文首先介紹了圖像處理過程中的幾何變化和圖像融合的算法，接著提出了系統的設計方案及模塊劃分，然后圍繞FPGA的設計介紹了SDRAM控制器的設計方法，最后介紹了ARM處理器的接口及外圍電路的設計。

標簽： 圖像融合可視化

上傳時間： 2013-04-24

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