Virtex-5 GTP Transceiver Wizar
The LogiCORE™ GTP Wizard automates the task of creating HDL wrappers to configure the high-speed serial GTP transceivers in Virtex™-5 LXT ...
TestBench技術資料
?? 資源總數(shù)：141
?? 源代碼：1548
testbench是一種驗證的手段。首先，任何設計都是會有輸入輸出的。但是在軟環(huán)境中沒有激勵輸入，也不會對你設計的輸出正確性進行評估。那么此時便有一種，模擬實際環(huán)境的輸入激勵和輸出校驗的一種“虛擬平臺”的產(chǎn)生。在這個平臺上你可以對你的設計從軟件層面上進行分析和校驗，這個就是testbench的含義。
?? TestBench熱門資料
查看全部141個資源 ?UART 4 UART參考設計，Xilinx提供VHDL代碼
UART 4 UART參考設計，Xilinx提供VHDL代碼 uart_vhdl This zip file contains the following folders: \vhdl_source -- Source VHDL files: &nbs...
Altera Modelsim學習筆記
我近期計劃陸續(xù)整理出以下幾個方面的學習筆記：初學 ModelSimSE 時被迷糊了幾天的若干概念；在 ModelSimSE 中添加 ALTERA 仿真庫的詳細步驟；用 ModelSimSE 進行功能仿真和時序仿真的方法（ALTERA 篇）；ModelSimSE 中常用到的幾個命令及 DO文件...
VHDL實現(xiàn)ALU的源代碼
VHDL實現(xiàn)ALU的源代碼，并且提供了一個詳細的testbench！...
MD5算法的verilog實現(xiàn)
MD5算法的verilog實現(xiàn)，同時包含有testbench。...
?? TestBench源代碼
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