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VIRTEX

  • Gold Code Generators in VIRTEX Devices

    Gold Code Generators in VIRTEX Devices

    標(biāo)簽: Generators Devices VIRTEX Gold

    上傳時(shí)間: 2013-12-08

    上傳用戶:hasan2015

  • 這個(gè)設(shè)計(jì)是使用VIRTEX-4實(shí)現(xiàn)DDR的控制器的

    這個(gè)設(shè)計(jì)是使用VIRTEX-4實(shí)現(xiàn)DDR的控制器的,設(shè)計(jì)分為三個(gè)主要模塊:Front-End FIFOs,DDR SDRAM Controller和Datapath Module。其中主要是DDR SDRAM Controller,當(dāng)然還有測(cè)試模塊。

    標(biāo)簽: VIRTEX DDR 控制器

    上傳時(shí)間: 2017-05-20

    上傳用戶:llandlu

  • EDK 9.1 MicroBlaze Tutorial in VIRTEX-4

    EDK 9.1 MicroBlaze Tutorial in VIRTEX-4

    標(biāo)簽: MicroBlaze Tutorial VIRTEX EDK

    上傳時(shí)間: 2013-11-26

    上傳用戶:xiaodu1124

  • audio file on VIRTEX

    audio file on VIRTEX

    標(biāo)簽: VIRTEX audio file on

    上傳時(shí)間: 2013-12-20

    上傳用戶:gououo

  • interface pc to VIRTEX

    interface pc to VIRTEX

    標(biāo)簽: interface VIRTEX pc to

    上傳時(shí)間: 2014-07-05

    上傳用戶:cx111111

  • interface on VIRTEX test ram

    interface on VIRTEX test ram

    標(biāo)簽: interface VIRTEX test ram

    上傳時(shí)間: 2017-07-29

    上傳用戶:xuan‘nian

  • Xilinx FPGA VIRTEX-7 全系列(AD集成封裝庫(kù)) IntLib后綴文件 PCB封裝

    Xilinx FPGA VIRTEX-7 全系列(AD集成封裝庫(kù)),IntLib后綴文件,PCB封裝帶3D視圖,拆分后文件為PcbLib+SchLib格式,Altium Designer原理圖庫(kù)+PCB封裝庫(kù),集成封裝型號(hào)列表:Library Component Count : 157Name                Description----------------------------------------------------------------------------------------------------XC7V2000T-1FHG1761C VIRTEX-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 1, Commerical Grade, Pb-FreeXC7V2000T-1FHG1761I VIRTEX-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7V2000T-1FLG1925C VIRTEX-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball BGA, Speed Grade 1, Commercial Grade, Pb-FreeXC7V2000T-1FLG1925I VIRTEX-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7V2000T-2FHG1761C VIRTEX-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 2, Commerical Grade, Pb-FreeXC7V2000T-2FLG1925C VIRTEX-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball BGA, Speed Grade 2, Commercial Grade, Pb-FreeXC7V2000T-2GFHG1761EVIRTEX-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 2G, Extended Grade, Pb-FreeXC7V2000T-2GFLG1925EVIRTEX-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball BGA, Speed Grade 2G, Extended Grade, Pb-FreeXC7V2000T-2LFHG1761EVIRTEX-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 2L, Extended Grade, Pb-FreeXC7V2000T-2LFLG1925EVIRTEX-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball BGA, Speed Grade 2L, Extended Grade, Pb-FreeXC7V585T-1FFG1157C  VIRTEX-7 FPGA, 850 User I/Os, 20 GTX, 1156-Ball BGA, Speed Grade 1, Commercial Grade, Pb-FreeXC7V585T-1FFG1157I  VIRTEX-7 FPGA, 850 User I/Os, 20 GTX, 1156-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7V585T-1FFG1761C  VIRTEX-7 FPGA, 850 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 1, Commercial Grade, Pb-FreeXC7V585T-1FFG1761I  VIRTEX-7 FPGA, 850 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7V585T-2FFG1157C  VIRTEX-7 FPGA, 850 User I/Os, 20 GTX, 1156-Ball BGA, Speed Grade 2, Commercial Grade, Pb-FreeXC7V

    標(biāo)簽: xilinx fpga VIRTEX-7 封裝

    上傳時(shí)間: 2021-12-22

    上傳用戶:aben

  • 基于FPGA的嵌入式系統(tǒng)SerialATA大容量數(shù)據(jù)存儲(chǔ)控制器的研究.rar

    隨著信息技術(shù)的飛速發(fā)展,數(shù)據(jù)吞吐量急劇增長(zhǎng),要求有更高的傳輸速度,來滿足大量數(shù)據(jù)的傳輸,而原有的并行數(shù)據(jù)傳輸總線結(jié)構(gòu)上存在自身無法克服的缺陷,在高頻環(huán)境下容易串?dāng)_,而增大誤碼率。SATA串行總線技術(shù)應(yīng)運(yùn)而生。作為一種新型的總線接口,它提供了高達(dá)3.0Gbps的數(shù)據(jù)傳輸速率,使用8B/10B編碼格式,采用LVDS NRZ串行數(shù)據(jù)傳輸方式,有良好的抗干擾性能,有更強(qiáng)的達(dá)到32位的循環(huán)冗余校驗(yàn),并且提供了良好的物理接口特性,支持熱拔插,代表著計(jì)算機(jī)總線接口技術(shù)的發(fā)展方向。FPGA作為一種低功耗的半導(dǎo)體器件,在高頻工作環(huán)境中有優(yōu)良的性能,將處理器與低功耗FPGA結(jié)合起來使用是數(shù)據(jù)存儲(chǔ)應(yīng)用的趨勢(shì),這樣能夠使得接口方案更加靈活。而在眾多FPGA器件中,Xilinx公司的VIRTEX-4平臺(tái)內(nèi)部集成了PowerPC高性能處理器,并且其中提供了Rocket IO MGT這種嵌入式的多速率串行收發(fā)器,能夠以6.25-622Mb/s的速度傳送數(shù)據(jù),并且支持包括SATA協(xié)議在內(nèi)的多種串行通信協(xié)議。 本文從物理層、鏈路層、傳輸層分析了SATA1.0技術(shù)的接口協(xié)議,在此基礎(chǔ)提出滿足協(xié)議需求和適合FPGA設(shè)計(jì)的設(shè)計(jì)方案,并給出總體設(shè)計(jì)框圖,依照FPGA的設(shè)計(jì)方法,采用Xilinx公司的VIRTEX-4設(shè)計(jì)了一個(gè)符合SATA1.0接口協(xié)議的嵌入式存儲(chǔ)裝置,實(shí)現(xiàn)數(shù)據(jù)的存儲(chǔ),仿真運(yùn)行結(jié)果正常。

    標(biāo)簽: SerialATA FPGA 嵌入式系統(tǒng)

    上傳時(shí)間: 2013-04-24

    上傳用戶:sz_hjbf

  • 基于FPGA的圖像處理平臺(tái)及3D加速引擎的設(shè)計(jì).rar

    3D加速引擎是3D圖形加速系統(tǒng)的重要組成部分,以往在軟件平臺(tái)上對(duì)3D引擎的研究,實(shí)現(xiàn)了復(fù)雜的渲染模型和渲染算法,但這些復(fù)雜算法與模型在FPGA上綜合實(shí)現(xiàn)具有一定難度,針對(duì)FPGA的3D加速引擎設(shè)計(jì)及其平臺(tái)實(shí)現(xiàn)需要進(jìn)一步研究。 本文在研究3D加速引擎結(jié)構(gòu)的基礎(chǔ)上,實(shí)現(xiàn)了基于FPGA的圖像處理平臺(tái),使用模塊化的思想,利用IP核技術(shù)分析設(shè)計(jì)實(shí)現(xiàn)了3D加速管道及其他模塊,并進(jìn)行了仿真、驗(yàn)證、實(shí)現(xiàn)。 圖像處理平臺(tái)選用VIRTEX-Ⅳ FPGA為核心器件,并搭載了Hynix HY5DU573222F-25、AT91FR40162S、XCF32P VO48及其他組件。 為滿足3D加速引擎的實(shí)現(xiàn)與驗(yàn)證,設(shè)計(jì)搭建的圖像處理平臺(tái)還實(shí)現(xiàn)了DDR-SDRAM控制器模塊、VGA輸出模塊、總線控制器模塊、命令解釋模塊、指令寄存器模塊及控制寄存器模塊。 3D加速引擎設(shè)計(jì)包含3D加速渲染管道、視角變換管道、基元讀取、頂點(diǎn)FIFO、基元FIFO、寫內(nèi)存等模塊。針對(duì)FPGA的特性,簡(jiǎn)化、設(shè)計(jì)、實(shí)現(xiàn)了光照管道、紋理管道、著色管道和Alpha融合管道。 最后使用Modelsim進(jìn)行了仿真測(cè)試和圖像處理平臺(tái)上的驗(yàn)證,其結(jié)果表明3D加速引擎設(shè)計(jì)的大部分功能得到實(shí)現(xiàn),結(jié)果令人滿意。

    標(biāo)簽: FPGA 3D加速 圖像

    上傳時(shí)間: 2013-07-30

    上傳用戶:lepoke

  • FPGA中多標(biāo)準(zhǔn)可編程IO端口的設(shè)計(jì).rar

    現(xiàn)場(chǎng)可編程門陣列(FPGA,F(xiàn)ield Programmable Gate Array)是可編程邏輯器件的一種,它的出現(xiàn)是隨著微電子技術(shù)的發(fā)展,設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨(dú)立承擔(dān)。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路(ASIC,Application Specific Integrated Circuit).芯片,而且希望ASIC的設(shè)計(jì)周期盡可能短,最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的ASIC芯片,并且立即投入實(shí)際應(yīng)用之中。現(xiàn)在,F(xiàn)PGA已廣泛地運(yùn)用于通信領(lǐng)域、消費(fèi)類電子和車用電子。 本文中涉及的I/O端口模塊是FPGA中最主要的幾個(gè)大模塊之一,它的主要作用是提供封裝引腳到CLB之間的接口,將外部信號(hào)引入FPGA內(nèi)部進(jìn)行邏輯功能的實(shí)現(xiàn)并把結(jié)果輸出給外部電路,并且根據(jù)需要可以進(jìn)行配置來支持多種不同的接口標(biāo)準(zhǔn)。FPGA允許使用者通過不同編程來配置實(shí)現(xiàn)各種邏輯功能,在IO端口中它可以通過選擇配置方式來兼容不同信號(hào)標(biāo)準(zhǔn)的I/O緩沖器電路。總體而言,可選的I/O資源的特性包括:IO標(biāo)準(zhǔn)的選擇、輸出驅(qū)動(dòng)能力的編程控制、擺率選擇、輸入延遲和維持時(shí)間控制等。 本文是關(guān)于FPGA中多標(biāo)準(zhǔn)兼容可編程輸入輸出電路(Input/Output Block)的設(shè)計(jì)和實(shí)現(xiàn),該課題是成都華微電子系統(tǒng)有限公司FPGA大項(xiàng)目中的一子項(xiàng),目的為在更新的工藝水平上設(shè)計(jì)出能夠兼容單端標(biāo)準(zhǔn)的I/O電路模塊;同時(shí)針對(duì)以前設(shè)計(jì)的I/O模塊不支持雙端標(biāo)準(zhǔn)的缺點(diǎn),要求新的電路模塊中擴(kuò)展出雙端標(biāo)準(zhǔn)的部分。文中以低壓雙端差分標(biāo)準(zhǔn)(LVDS)為代表構(gòu)建雙端標(biāo)準(zhǔn)收發(fā)轉(zhuǎn)換電路,與單端標(biāo)準(zhǔn)比較,LVDS具有很多優(yōu)點(diǎn): (1)LVDS傳輸?shù)男盘?hào)擺幅小,從而功耗低,一般差分線上電流不超過4mA,負(fù)載阻抗為100Ω。這一特征使它適合做并行數(shù)據(jù)傳輸。 (2)LVDS信號(hào)擺幅小,從而使得該結(jié)構(gòu)可以在2.5V的低電壓下工作。 (3)LVDS輸入單端信號(hào)電壓可以從0V到2.4V變化,單端信號(hào)擺幅為400mV,這樣允許輸入共模電壓從0.2V到2.2V范圍內(nèi)變化,也就是說LVDS允許收發(fā)兩端地電勢(shì)有±1V的落差。 本文采用0.18μm1.8V/3.3V混合工藝,輔助Xilinx公司FPGA開發(fā)軟件ISE,設(shè)計(jì)完成了可以用于VIRTEX系列各低端型號(hào)FPGA的IOB結(jié)構(gòu),它有靈活的可配置性和出色的適應(yīng)能力,能支持大量的I/O標(biāo)準(zhǔn),其中包括單端標(biāo)準(zhǔn),也包括雙端標(biāo)準(zhǔn)如LVDS等。它具有適應(yīng)性的優(yōu)點(diǎn)、可選的特性和考慮到被文件描述的硬件結(jié)構(gòu)特征,這些特點(diǎn)可以改進(jìn)和簡(jiǎn)化系統(tǒng)級(jí)的設(shè)計(jì),為最終的產(chǎn)品設(shè)計(jì)和生產(chǎn)打下基礎(chǔ)。設(shè)計(jì)中對(duì)包括20種IO標(biāo)準(zhǔn)在內(nèi)的各電器參數(shù)按照用戶手冊(cè)描述進(jìn)行仿真驗(yàn)證,性能參數(shù)已達(dá)到預(yù)期標(biāo)準(zhǔn)。

    標(biāo)簽: FPGA 標(biāo)準(zhǔn) 可編程

    上傳時(shí)間: 2013-05-15

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