VISUALDSP 4.5平臺的ADSP_TS201S datasheet。
標簽： VISUALDSP datasheet ADSP_TS 4.5
上傳時間： 2014-01-17
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VISUALDSP 4.5平臺上TS201硬件手冊。
上傳時間： 2017-01-14
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VISUALDSP 4.5平臺上的iir簡單設計，要結(jié)合TS201開發(fā)板，內(nèi)有詳細實驗步驟說明。
上傳時間： 2013-12-26
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使用VISUALDSP軟件做的視頻采集程序,CPU為blackfin系列
上傳時間： 2017-03-13
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2009.02.13 (Chiron.ylq) ------------------------------ 該工程用于Analog Devices VISUALDSP++ V5.0開發(fā)環(huán)境下，燒寫Silicon Storage Technology公司SST39VF512/010/020/040系列Flash的Program Load Driver。 1. 文件結(jié)構(gòu) SST39VFXXX.dlb SST39VF512/010/020/040 Flash操作驅(qū)動 BF533_SST_Flash_Driver.c VISUALDSP++ v5.0 flash load driver Uart.c 串口驅(qū)動，用于打印調(diào)試信息 2. 程序信息 ① NUM_SECTORS (BF533_SST_Flash_Driver.c) 參數(shù)在使用前必須正確定義宏SST_FLASH_TYPE (SST39VFXXX.h)以確保正確使用。 ② DEBUG (BF533_SST_Flash_Driver.c) 用于開啟debug功能，當定義DEBUG為1后，可以利用全局字符數(shù)組char cDebug[100]，打印調(diào)試信息，信息從串口(115200,N,8,1)打出。 #if DEBUG == 1 sprintf(cDebug, "ulStart = d, lCount = d, lStride = d, pnData = 0x x.\r\n", ulStart, lCount, lStride, pnData) UART_TX(cDebug, strlen(cDebug)) return NO_ERR #endif
標簽： VISUALDSP Devices Chiron Analog
上傳時間： 2013-12-22
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用匯編語言在VISUALDSP++4.0實現(xiàn)的矩陣相乘代碼
上傳時間： 2014-01-25
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VISUALDSP++5.0 的licence破解。 操作簡單，只需下載后運行keygen.exe， 把產(chǎn)生的licence.dat拷貝到你所安裝的VISUALDSP++5.0 的bin目錄下即可。
上傳時間： 2013-11-30
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這篇論文以數(shù)字電視條件接收系統(tǒng)為研究對象，系統(tǒng)硬件設計以DSP和FPGA為實現(xiàn)平臺，采用以DSP實現(xiàn)其加密算法、以FPGA實現(xiàn)其外圍電路，對數(shù)字電視條件接收系統(tǒng)進行設計。首先根據(jù)數(shù)字電視條件接收系統(tǒng)的原理及其軟硬分離的發(fā)展趨勢，提出采用 DSP+FPGA結(jié)構(gòu)的設計方式，將ECC與AES加密算法應用于SK與CW的加密；根據(jù)其原理對系統(tǒng)進行總體設計，同時對系統(tǒng)各部分的硬件原理圖進行詳細設計，并進行 PCB設計。其次采用從上而下的設計方式，對FPGA實現(xiàn)的邏輯功能劃分為各個功能模塊，然后再對各個模塊進行設計、仿真。采用Quartus Ⅱ7.2軟件對FPGA實現(xiàn)的邏輯功能進行設計、仿真。仿真結(jié)果表明：基于通用加擾算法(CSA)的加擾器模塊，滿足TS流加擾要求；塊加密模塊的最高時鐘頻率達到229.89MHz，流加密模塊的最高時鐘頻率達到331.27MHz，對于實際的碼流來說，具有比較大的時序裕量；DSP接口模塊滿足 ADSP BF-535的讀寫時序；包處理模塊實現(xiàn)對加密后數(shù)據(jù)的包處理。最后對條件接收系統(tǒng)中加密算法程序采用結(jié)構(gòu)化、模塊化的編程方式進行設計。 ECC設計時采用C語言與匯編語言混合編程，充分利用兩種編程語言的優(yōu)勢。將ECC 與AES加密算法在VISUALDSP++3.0開發(fā)環(huán)境下進行驗證，并下載至ADSP BF-535評估板上運行。輸出結(jié)果表明：有限域運算匯編語言編程的實現(xiàn)方式，其運行速度明顯提高， 192位加法提高380個時鐘周期，32位乘法提高92個時鐘周期；ECC與AES達到加密要求。上述工作對數(shù)字電視條件接收系統(tǒng)的設計具有實際的應用價值。關鍵詞：條件接收，DSP，F(xiàn)PGA，ECC，AEs
標簽： DSPFPGA 數(shù)字電視 條件接收系統(tǒng)
上傳時間： 2013-07-03
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目 錄 ADI處理器簡介 ADI嵌入式處理器產(chǎn)品系列2 市場和應用. 3 技術短訓班與大學計劃 . 4 在線培訓 可視化學習與開發(fā). 5 開發(fā)工具 CROSSCORE開發(fā)工具 . . 7 VISUALDSP++集成開發(fā)環(huán)境 8 擴展的開發(fā)工具產(chǎn)品 . 12 CROSSCORE 開發(fā)工具選型表 13 Blackfin和SHARC處理器的軟件模塊 . 14 其它支持 第三方開發(fā)計劃. . 16 平臺與參考設計 . 16 EngineerZone 16 基準. . 17 產(chǎn)品介紹和選型表 Blackfin處理器家族 . . 20 Blackfin處理器家族選型表 . . 22 ADSP-BF504/ADSP-BF504F/ADSP-BF506F . 26 ADSP-BF512/ADSP-BF514/ADSP-BF516/ADSP-BF518 . . 28 ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ ADSP-BF526/ADSP-BF527 . . 30 ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ ADSP-BF549 32 ADSP-BF538/ADSP-BF538F . 34 ADSP-BF536/ADSP-BF537 . . 35 ADSP-BF534 37 ADSP-BF561 38 ADSP-BF531/ADSP-BF532 . . 39 ADSP-BF533 41 ADSP-BF535 43 SHARC處理器家族 44 SHARC處理器家族選型表 46 ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ ADSP-21489 48 ADSP-21478/ADSP-21479 . . 50 ADSP-21467/ADSP-21469 . . 52 ADSP-21371/ADSP-21375 . . 54 ADSP-21367/ADSP-21368/ADSP-21369 55 ADSP-21366 57 ADSP-21363/ADSP-21364 . . 58 ADSP-21266 59 ADSP-21262 60 ADSP-21261 61 ADSP-21161N . . 62 ADSP-21160 63 ADSP-21065L . . 64 SigmaDSP音頻處理器 66 SigmaStudio. 66 SigmaDSP產(chǎn)品選型表 . 67 AD1940/AD1941 68 ADAU1401A . 69 ADAU1442/ADAU1445/ADAU1446 . . 70 ADAU1701/ADAU1702 . . 72 ADAU1761 . . 73 ADAU1781 . . 74 SigmaStudio. 75 SigmaDSP評估板 . . 76 TigerSHARC處理器家族 . . 77 TigerSHARC處理器家族選型表 . . 77 ADSP-TS203 78 ADSP-TS202 79 ADSP-TS201 80 ADSP-TS101 81 ADI補充處理器指南 監(jiān)控器件與數(shù)字信號處理器 82 電源管理與數(shù)字信號處理器 84 低功耗立體聲音頻編解碼器 86 單聲道低功耗D類音頻放大器 . . 86 立體聲低功耗D類音頻放大器 . . 86 多通道編解碼器. . 87
標簽： DSP 嵌入式處理器 數(shù)字信號處理器 選型手冊
上傳時間： 2013-11-05
上傳用戶：金苑科技
該程序用于采樣頻率的轉(zhuǎn)化，使用VISUALDSP++開發(fā)環(huán)境開發(fā)的。
上傳時間： 2015-04-25
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