VeriLog實現電子時鐘模塊，輸入60Hz時鐘信號和復位，輸出時分秒，共6位，每位7段輸出用于驅動
標簽： VeriLog 電子時鐘 模塊
上傳時間： 2015-08-13
上傳用戶：王楚楚
VeriLog實現，UDP描述帶有異步復位的正邊沿觸發D觸發器，test測試通過
標簽： VeriLog
上傳時間： 2013-12-27
上傳用戶：yulg
VeriLog實現，串轉并通過fifo再并轉串，可以滿足輸入速率自由輸出的一半時，輸出仍可持續發送
上傳用戶：妄想演繹師
I2C總線VeriLog實現源碼，可以完整實現I2C bus的基本功能
標簽： VeriLog I2C 總線 源碼
上傳用戶：anng
usb1.1的對sd卡的讀寫的VeriLog代碼,攻大家參考設計.
標簽： VeriLog usb 1.1 讀寫
上傳時間： 2015-08-14
上傳用戶：清風冷雨
advanced digital design with the VeriLog hdl
標簽： advanced digital VeriLog design
上傳時間： 2013-12-15
上傳用戶：爺的氣質
我收藏的北京大學的VeriLog的PPT,希望對大家有用,這是1-9章,隨后上傳剩下的
標簽： VeriLog 大學 家
上傳時間： 2014-11-24
上傳用戶：wfl_yy
16位加法器的流水線計算,VeriLog代碼，用于FPGA平臺。
標簽： VeriLog 加法器 代碼 流水線
上傳時間： 2013-12-18
上傳用戶：維子哥哥
Viterbi算法的VeriLog源代碼。
標簽： Viterbi VeriLog 算法 源代碼
上傳時間： 2014-01-07
上傳用戶：asdfasdfd
SPI協議的VHDL/VeriLog語言實現。
標簽： VeriLog VHDL SPI 協議
上傳時間： 2015-08-16
上傳用戶：baiom
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