曼碼解碼的VeriLog代碼.可以多平臺運行,此是第一部分,共四部分.
標簽： VeriLog 分 解碼 代碼
上傳時間： 2015-08-19
上傳用戶：GavinNeko
此是進行循環冗余效驗的VeriLog編碼，適合多種標準，如CRC16
標簽： VeriLog 循環冗余 編碼
上傳時間： 2013-12-22
上傳用戶：refent
這是一組VeriLog的代碼小程序，適合新手練習使用．
標簽： VeriLog 代碼 程序
上傳用戶：dsgkjgkjg
用VeriLog實現基于FPGA的通用分頻器
標簽： VeriLog FPGA 分頻器
上傳時間： 2015-08-20
上傳用戶：songrui
VeriLog實現鎖存器，共有四個文件，包含測試文件
標簽： VeriLog 鎖存器
上傳時間： 2013-12-25
上傳用戶：wpwpwlxwlx
VeriLog HDL實現先進先出棧，不含測試文件
標簽： VeriLog HDL 棧
上傳用戶：rocwangdp
VeriLog實現16*16位乘法器，帶測試文件
標簽： VeriLog 16 乘法器
上傳時間： 2013-12-18
上傳用戶：天誠24
用VeriLog編寫的fir濾波器程序，開發環境可以用ise quartus或active hdl等
標簽： VeriLog fir 編寫 濾波器
上傳時間： 2015-08-21
上傳用戶：英雄
用VeriLog寫的FIR濾波器,不錯可以
標簽： VeriLog FIR 濾波器
上傳用戶：清風冷雨
拿VeriLog編寫的som(自適應神經網絡算法)，用于障礙物檢測，基于FPGA可綜合實驗，已經在altera的cylcone上實現
標簽： VeriLog som 編寫 神經網絡算法
上傳時間： 2014-01-27
上傳用戶：壞壞的華仔
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