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VeriLog

VeriLogHDL是一種硬件描述語言，以文本形式來描述數字系統(tǒng)硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統(tǒng)所完成的邏輯功能。VeriLogHDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20世紀80年代中期開發(fā)出來的。前者由GatewayDesignAutomation公司（該公司于1989年被Cadence公司收購）開發(fā)。兩種HDL均為IEEE標準。[1]

VeriLog hdl編寫,六段流水線CPU.程序完整

VeriLog hdl編寫,六段流水線CPU.程序完整，功能強驚。分為多模塊編寫

標簽： VeriLog hdl CPU 編寫

上傳時間： 2013-12-10

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數字邊沿鑒相器 VeriLog源程序

數字邊沿鑒相器 VeriLog源程序

標簽： VeriLog 數字鑒相器源程序

上傳時間： 2014-12-07

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VeriLog and VHDL狀態(tài)機設計

VeriLog and VHDL狀態(tài)機設計，英文pdf格式 State machine design techniques for VeriLog and VHDL Abstract : Designing a synchronous finite state Another way of organizing a state machine (FSM) is a common task for a digital logic only one logic block as shown in engineer. This paper will discuss a variety of issues regarding FSM design using Synopsys Design Compiler . VeriLog and VHDL coding styles will be 2.0 Basic HDL coding presented. Different methodologies will be compared using real-world examples.

標簽： VeriLog VHDL and 狀態(tài)

上傳時間： 2013-12-19

上傳用戶：change0329
VeriLog 程序例子王金明：《VeriLog HDL程序設計教程》程序例子

VeriLog 程序例子王金明：《VeriLog HDL程序設計教程》程序例子，帶說明。

標簽： VeriLog HDL 程序教程

上傳時間： 2014-01-08

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用VeriLog設計密勒解碼器一、題目：設計一個密勒解碼器電路二、輸入信號： 1． DIN：輸入數據 2． CLK：頻率為2MHz的方波

用VeriLog設計密勒解碼器一、題目：設計一個密勒解碼器電路二、輸入信號： 1． DIN：輸入數據 2． CLK：頻率為2MHz的方波，占空比為50％ 3． RESET：復位信號，低有效三、輸入信號說明：輸入數據為串行改進密勒碼，每個碼元持續(xù)時間為8μs，即16個CLK時鐘；數據流是由A、B、C三種信號組成； A：前8個時鐘保持“1”，接著5個時鐘變?yōu)椤?”，最后3個時鐘為“1”。 B：在整個碼元持續(xù)時間內都沒有出現“0”，即連續(xù)16個時鐘保持“1”。 C：前5個時鐘保持“0”，后面11個時鐘保持“1”。改進密勒碼編碼規(guī)則如下：如果碼元為邏輯“1”，用A信號表示。如果碼元為邏輯“0”，用B信號表示，但以下兩種特例除外：如果出現兩個以上連“0”，則從第二個“0”起用C信號表示；如果在“通信起始位”之后第一位就是“0”，則用C信號表示，以下類推； “通信起始位”，用C信號表示； “通信結束位”，用“0”及緊隨其后的B信號表示。 “無數據”，用連續(xù)的B信號表示。

標簽： VeriLog 2MHz DIN CLK

上傳時間： 2013-12-02

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VeriLog教程中文版

VeriLog教程中文版

標簽： VeriLog 教程

上傳時間： 2014-01-22

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aes算法的VeriLog hdl實現

aes算法的VeriLog hdl實現，供給大家作為參考。

標簽： VeriLog aes hdl 算法

上傳時間： 2013-12-18

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VeriLog HDL picoblaze07.3.20

VeriLog HDL picoblaze07.3.20

標簽： picoblaze VeriLog HDL 07

上傳時間： 2015-09-26

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這個VeriLog代碼是一個輸入輸出經典的例子。大家一起參考。

這個VeriLog代碼是一個輸入輸出經典的例子。大家一起參考。

標簽： VeriLog 代碼輸入輸出家

上傳時間： 2015-09-27

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通過VeriLog編程

通過VeriLog編程，實現FPGA任意整數分頻的源代碼

標簽： VeriLog 編程

上傳時間： 2015-09-27

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VeriLog

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VeriLog HDL picoblaze07.3.20

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通過VeriLog編程