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Verilog-HDl

問題描述序列Z=是序列X=<A，B，C，B，D，A，B>的子序列，相應(yīng)的遞增下標(biāo)序列為<2，3，5，7>。一般地，給定一個序列X=<x1,x2,…,xm>，則另一個序列Z=<z1,z2,…,zk>是X的子序列，是指存在一個嚴(yán)格遞增的下標(biāo)序列〈i1,i2,…,ik〉使得對于所有j=1,2,…,k使Z中第j個元素zj與X中第ij個元素相同。給定2個序列X和Y，當(dāng)另一序列Z既是X的子序列又是Y的子序列時，稱Z是序列X和Y的公共子序列。你的任務(wù)是：給定2個序列X、Y，求X和Y的最長公共子序列Z。

標(biāo)簽： lt 序列

上傳時間： 2014-01-25

上傳用戶：netwolf
Verilog HDL Synthesis, A Practical Primer 學(xué)習(xí)Verilog HDL一本很不錯的英文書

Verilog HDL Synthesis, A Practical Primer 學(xué)習(xí)Verilog HDL一本很不錯的英文書，比較透徹

標(biāo)簽： Verilog HDL Synthesis Practical

上傳時間： 2016-01-19

上傳用戶：hongmo
verilog HDL 基礎(chǔ)實驗源碼

verilog HDL 基礎(chǔ)實驗源碼，比較實用

標(biāo)簽： verilog HDL 基礎(chǔ)實驗源碼

上傳時間： 2016-01-19

上傳用戶：lxm
verilog HDL 接口試驗源代碼

verilog HDL 接口試驗源代碼，比較實用。

標(biāo)簽： verilog HDL 接口源代碼

上傳時間： 2016-01-19

上傳用戶：qiao8960
verilog HDL綜合實驗源代碼

verilog HDL綜合實驗源代碼，比較實用

標(biāo)簽： verilog HDL 實驗源代碼

上傳時間： 2016-01-19

上傳用戶：tb_6877751
用Verilog HDL寫的數(shù)字時鐘,已經(jīng)在開發(fā)板上驗證過的,絕對原創(chuàng),使用數(shù)碼管進(jìn)行顯示!

用Verilog HDL寫的數(shù)字時鐘,已經(jīng)在開發(fā)板上驗證過的,絕對原創(chuàng),使用數(shù)碼管進(jìn)行顯示!

標(biāo)簽： Verilog HDL 數(shù)字時鐘開發(fā)板

上傳時間： 2013-12-03

上傳用戶：lnnn30
B-tree 在內(nèi)存中的實現(xiàn)

B-tree 在內(nèi)存中的實現(xiàn)，包括插入、刪除、查找。

標(biāo)簽： B-tree 內(nèi)存中的實現(xiàn)

上傳時間： 2013-12-09

上傳用戶：asasasas
占用資源少的verilog HDL uart接口；采用固定波特率115200

占用資源少的verilog HDL uart接口；采用固定波特率115200，可以修改程序中的分頻來修改波特率，模式為1個啟始位，8位數(shù)據(jù)位，1個停止位；帶1字節(jié)緩存；當(dāng)緩存空時輸出空信號

標(biāo)簽： verilog 115200 uart HDL

上傳時間： 2013-12-28

上傳用戶：kikye
這是Kenneth C.Loudden所著<<編譯原理與實踐>>附錄B中源碼.但原書公布的下載地址已失效.故上傳

這是Kenneth C.Loudden所著<<編譯原理與實踐>>附錄B中源碼.但原書公布的下載地址已失效.故上傳

標(biāo)簽： Kenneth Loudden lt gt

上傳時間： 2016-01-23

上傳用戶：x4587
verilog設(shè)計練習(xí)進(jìn)階,針對的讀者是 verilog hdl的初學(xué)者。

verilog設(shè)計練習(xí)進(jìn)階,針對的讀者是 verilog hdl的初學(xué)者。

標(biāo)簽： verilog hdl 進(jìn)階初學(xué)者

上傳時間： 2014-01-24

上傳用戶：thinode

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Verilog-<b>HDl</b>

問題描述序列Z=<B

Verilog HDL Synthesis, A Practical Primer 學(xué)習(xí)Verilog HDL一本很不錯的英文書

verilog HDL 基礎(chǔ)實驗源碼

verilog HDL 接口試驗源代碼

verilog HDL綜合實驗源代碼

用Verilog HDL寫的數(shù)字時鐘,已經(jīng)在開發(fā)板上驗證過的,絕對原創(chuàng),使用數(shù)碼管進(jìn)行顯示!

B-tree 在內(nèi)存中的實現(xiàn)

占用資源少的verilog HDL uart接口；采用固定波特率115200

這是Kenneth C.Loudden所著<<編譯原理與實踐>>附錄B中源碼.但原書公布的下載地址已失效.故上傳

verilog設(shè)計練習(xí)進(jìn)階,針對的讀者是 verilog hdl的初學(xué)者。