很好的幾個FPGA工程設(shè)計實例,Verilog編寫
很好的幾個FPGA工程,對提高FPGA設(shè)計有一定的幫助(注:代碼為Verilog編寫)。...
很好的幾個FPGA工程,對提高FPGA設(shè)計有一定的幫助(注:代碼為Verilog編寫)。...
基于verilog的fir濾波,并帶matlab仿真...
通過VERILOG HDL語言使用CPLD連接PS2鍵盤....
用verilog實現(xiàn)的串口收發(fā)數(shù)據(jù)程序,已經(jīng)調(diào)試通過...
FPGA Verilog,雙向端口的研究,比較全,由ASSIGN和ALWAYS模塊組成,測試可用...