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chipscope

chipscope是XILINX推出的一款在線調(diào)試軟件,價(jià)格便宜,通過它完全可以脫離傳統(tǒng)邏輯分析儀(太貴)來調(diào)時(shí)序,觀察FPGA內(nèi)部的任何信號(hào),觸發(fā)條件、數(shù)據(jù)寬度和深度等的設(shè)置也非常方便,但是肯定也存在不足,比如速度和數(shù)據(jù)量方面。chipscope本身是一個(gè)邏輯分析儀,主要用于在上板測試過程中采集并觀察芯片內(nèi)部信號(hào),以便于調(diào)試。
  • chipscope使用教程 以及 FPGA在線調(diào)試方法

    chipscope使用教程 以及 FPGA 在線調(diào)試的方法

    標(biāo)簽: chipscope FPGA 使用教程 在線調(diào)試

    上傳時(shí)間: 2013-08-30

    上傳用戶:daguda

  • 在ISE中直接調(diào)用chipscope進(jìn)行在線邏輯分析

    在ISE中直接調(diào)用chipscope進(jìn)行在線邏輯分析

    標(biāo)簽: chipscope ISE 邏輯分析

    上傳時(shí)間: 2013-11-15

    上傳用戶:thing20

  • 在ISE中直接調(diào)用chipscope進(jìn)行在線邏輯分析

    在ISE中直接調(diào)用chipscope進(jìn)行在線邏輯分析

    標(biāo)簽: chipscope ISE 邏輯分析

    上傳時(shí)間: 2013-11-02

    上傳用戶:13188549192

  • chipscope使用教程 以及 FPGA 在線調(diào)試的方法

    chipscope使用教程 以及 FPGA 在線調(diào)試的方法

    標(biāo)簽: chipscope FPGA 使用教程 在線調(diào)試

    上傳時(shí)間: 2015-10-23

    上傳用戶:lps11188

  • chipscope使用示例 簡介:本示例中使用了一個(gè)chipscope IP

    chipscope使用示例 簡介:本示例中使用了一個(gè)chipscope IP,將BIT文件配置到FPGA中后,可以啟動(dòng) chipscope Pro Analyer 捕獲FPGA中數(shù)據(jù),并顯示如圖所示。

    標(biāo)簽: chipscope IP

    上傳時(shí)間: 2013-12-13

    上傳用戶:王小奇

  • 該篇電子文檔及其附件詳細(xì)介紹了xilinx公司FPGA開發(fā)工具中chipscope工具的使用方法,并給出了例子程序,非常實(shí)用.

    該篇電子文檔及其附件詳細(xì)介紹了xilinx公司FPGA開發(fā)工具中chipscope工具的使用方法,并給出了例子程序,非常實(shí)用.

    標(biāo)簽: chipscope xilinx FPGA 電子

    上傳時(shí)間: 2014-07-18

    上傳用戶:yimoney

  • 使用Xilinx ise工具中的chipscope工具來查看轉(zhuǎn)化后的DO數(shù)據(jù)是否正確的實(shí)驗(yàn)

    使用Xilinx ise工具中的chipscope工具來查看轉(zhuǎn)化后的DO數(shù)據(jù)是否正確.

    標(biāo)簽: xilinx ise chipscope

    上傳時(shí)間: 2022-04-27

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  • SATA協(xié)議分析及其FPGA實(shí)現(xiàn).rar

    并行總線PATA從設(shè)計(jì)至今已快20年歷史,如今它的缺陷已經(jīng)嚴(yán)重阻礙了系統(tǒng)性能的進(jìn)一步提高,已被串行ATA(Serial ATA)即SATA總線所取代。SATA作為新一代磁盤接口總線,采用點(diǎn)對(duì)點(diǎn)方式進(jìn)行數(shù)據(jù)傳輸,內(nèi)置數(shù)據(jù)/命令校驗(yàn)單元,支持熱插拔,具有150MB/s(SATA1.0)或300MB/s(SATA2.0)的傳輸速度。目前SATA已在存儲(chǔ)領(lǐng)域廣泛應(yīng)用,但國內(nèi)尚無獨(dú)立研發(fā)的面向FPGA的SATAIP CORE,在這樣的條件下設(shè)計(jì)面向FPGA應(yīng)用的SATA IP CORE具有重要的意義。 本論文對(duì)協(xié)議進(jìn)行了詳細(xì)的分析,建立了SATA IP CORE的層次結(jié)構(gòu),將設(shè)備端SATA IP CORE劃分成應(yīng)用層、傳輸層、鏈路層和物理層;介紹了實(shí)現(xiàn)該IPCORE所選擇的開發(fā)工具、開發(fā)語言和所選用的芯片;在此基礎(chǔ)上著重闡述協(xié)議IP CORE的設(shè)計(jì),并對(duì)各個(gè)部分的設(shè)計(jì)予以分別闡述,并編碼實(shí)現(xiàn);最后進(jìn)行綜合和測試。 采用FPGA集成硬核RocketIo MGT(RocketIo Multi-Gigabit Transceiver)實(shí)現(xiàn)了1.5Gbps的串行傳輸鏈路;設(shè)計(jì)滿足協(xié)議需求、適合FPGA設(shè)計(jì)的并行結(jié)構(gòu),實(shí)現(xiàn)了多狀態(tài)機(jī)的協(xié)同工作:在高速設(shè)計(jì)中,使用了流水線方法進(jìn)行并行設(shè)計(jì),以提高速度,考慮到系統(tǒng)不同部分復(fù)雜度的不同,設(shè)計(jì)采用部分流水線結(jié)構(gòu);采用在線邏輯分析儀chipscope pro與SATA總線分析儀進(jìn)行片上調(diào)試與測試,使得調(diào)試工作方便快捷、測試數(shù)據(jù)準(zhǔn)確;嚴(yán)格按照SATA1.0a協(xié)議實(shí)現(xiàn)了SATA設(shè)備端IP CORE的設(shè)計(jì)。 最終測試數(shù)據(jù)表明,本論文設(shè)計(jì)的基于FPGA的SATA IP CORE滿足協(xié)議需求。設(shè)計(jì)中的SATA IP CORE具有使用方便、集成度高、成本低等優(yōu)點(diǎn),在固態(tài)電子硬盤SSD(Solid-State Disk)開發(fā)中應(yīng)用本設(shè)計(jì),將使開發(fā)變得方便快捷,更能夠適應(yīng)市場需求。

    標(biāo)簽: SATA FPGA 協(xié)議分析

    上傳時(shí)間: 2013-06-21

    上傳用戶:xzt

  • 基于FPGA的SCI串行通信接口的研究與實(shí)現(xiàn).rar

    國家863項(xiàng)目“飛行控制計(jì)算機(jī)系統(tǒng)FC通信卡研制”的任務(wù)是研究設(shè)計(jì)符合CPCI總線標(biāo)準(zhǔn)的FC通信卡。本課題是這個(gè)項(xiàng)目的進(jìn)一步引伸,用于設(shè)計(jì)SCI串行通信接口,以實(shí)現(xiàn)環(huán)上多計(jì)算機(jī)系統(tǒng)間的高速串行通信。 本文以此項(xiàng)目為背景,對(duì)基于FPGA的SCI串行通信接口進(jìn)行研究與實(shí)現(xiàn)。論文先概述SCI協(xié)議,接著對(duì)SCI串行通信接口的兩個(gè)模塊:SCI節(jié)點(diǎn)模型模塊和CPCI總線接口模塊的功能和實(shí)現(xiàn)進(jìn)行了詳細(xì)的論述。 SCI節(jié)模型包含Aurora收發(fā)模塊、中斷進(jìn)程、旁路FIFO、接受和發(fā)送存儲(chǔ)器、地址解碼、MUX。在SCI節(jié)點(diǎn)模型的實(shí)現(xiàn)上,利用FPGA內(nèi)嵌的RocketIO高速串行收發(fā)器實(shí)現(xiàn)主機(jī)之間的高速串行通信,并利用Aurora IP核實(shí)現(xiàn)了Aurora鏈路層協(xié)議;設(shè)計(jì)一個(gè)同步FIFO實(shí)現(xiàn)旁路FIFO;利用FPGA上的塊RAM實(shí)現(xiàn)發(fā)送和接收存儲(chǔ)器;中斷進(jìn)程、地址解碼和多路復(fù)合分別在控制邏輯中實(shí)現(xiàn)。 CPCI總線接口包括PCI核、PCI核的配置模塊以及用戶邏輯三個(gè)部分。本課題中,采用FPGA+PCI軟核的方法來實(shí)現(xiàn)CPCI總線接口。PCI核作為PCI總線與用戶邏輯之間的橋梁:PCI核的配置模塊負(fù)責(zé)對(duì)PCI核進(jìn)行配置,得到用戶需要的PCI核;用戶邏輯模塊負(fù)責(zé)實(shí)現(xiàn)整個(gè)通信接口具體的內(nèi)部邏輯功能;并引入中斷機(jī)制來提高SCI通信接口與主機(jī)之間數(shù)據(jù)交換的速率。 設(shè)計(jì)選用硬件描述語言VerilogHDL和VHDL,在開發(fā)工具Xilinx ISE7.1中完成整個(gè)系統(tǒng)的設(shè)計(jì)、綜合、布局布線,利用Modelsim進(jìn)行功能及時(shí)序仿真,使用DriverWorks為SCI串行通信接口編寫WinXP下的驅(qū)動(dòng)程序,用VC++6.0編寫相應(yīng)的測試應(yīng)用程序。最后,將FPGA設(shè)計(jì)下載到FC通信卡中運(yùn)行,并利用ISE內(nèi)嵌的chipscope Pro虛擬邏輯分析儀對(duì)設(shè)計(jì)進(jìn)行驗(yàn)證,運(yùn)行結(jié)果正常。 文章最后分析傳輸性能上的原因,指出工作中的不足之處和需要進(jìn)一步完善的地方。

    標(biāo)簽: FPGA SCI 串行通信接口

    上傳時(shí)間: 2013-04-24

    上傳用戶:竺羽翎2222

  • 板級(jí)光互連協(xié)議研究與FPGA實(shí)現(xiàn)

    隨著集成電路頻率的提高和多核時(shí)代的到來,傳統(tǒng)的高速電互連技術(shù)面臨著越來越嚴(yán)重的瓶頸問題,而高速下的光互連具有電互連無法比擬的優(yōu)勢,成為未來電互連的理想替代者,也成為科學(xué)研究的熱點(diǎn)問題。目前,由OIF(Optical Intemetworking Forum,光網(wǎng)絡(luò)論壇)論壇提出的甚短距離光互連協(xié)議,主要面向主干網(wǎng),其延遲、功耗、兼容性等都不能滿足板間、芯片間光互連的需要,因此,研究定制一種適用于板級(jí)、芯片級(jí)的光互連協(xié)議具有非常重要的研究意義。 本論文將協(xié)議功能分為數(shù)據(jù)鏈路層和物理層來設(shè)計(jì),鏈路層功能包括了協(xié)議原語設(shè)計(jì),數(shù)據(jù)幀格式和數(shù)據(jù)傳輸流程設(shè)計(jì),流量控制機(jī)制設(shè)計(jì),協(xié)議通道初始化設(shè)計(jì),錯(cuò)誤檢測機(jī)制設(shè)計(jì)和空閑字符產(chǎn)生、時(shí)鐘補(bǔ)償方式設(shè)計(jì);物理層功能包含了數(shù)據(jù)的串化和解串功能,多通道情況下的綁定功能,數(shù)據(jù)編解碼功能等。 然后,文章采用FPGA(Field Programmable Gate Array,現(xiàn)場可編程門陣列)技術(shù)實(shí)現(xiàn)了定制協(xié)議的單通道模式。重點(diǎn)是數(shù)據(jù)鏈路層的實(shí)現(xiàn),物理層采用定制具備其功能的IP(Intellectual Property,知識(shí)產(chǎn)權(quán))——RocketIO來實(shí)現(xiàn)。實(shí)現(xiàn)的過程中,采用了Xilinx公司的ISE(Integrated System Environment,集成開發(fā)環(huán)境)開發(fā)流程,使用的設(shè)計(jì)工具包括:ISE,ModelSim,Synplify Pro,chipscope等。 最后,本文對(duì)實(shí)現(xiàn)的協(xié)議進(jìn)行了軟件仿真和上扳測試,訪真和測試結(jié)果表明,實(shí)現(xiàn)的單通道模式,支持的最高串行頻率達(dá)到3.5GHz,完全滿足了光互連驗(yàn)證系統(tǒng)初期的要求,同時(shí)由RocketIO的高速串行差分口得到的眼圖質(zhì)量良好,表明對(duì)物理層IP的定制是成功的。

    標(biāo)簽: FPGA 板級(jí) 光互連 協(xié)議研究

    上傳時(shí)間: 2013-06-28

    上傳用戶:guh000

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