This circuit is a nice edge detector that gives you synchronous notification of edges on your input signal. There s no excuse for not doing this it s a tiny circuit in just five lines of Verilog.
標(biāo)簽： notification synchronous detector circuit
上傳時(shí)間： 2017-09-18
上傳用戶：xieguodong1234
Analog-circuit-V（新概念模擬電路-電源電路-信號(hào)源和電源）
上傳時(shí)間： 2021-11-14
上傳用戶：aben
Analog-circuit-IV（新概念模擬電路-信號(hào)處理電路）
上傳時(shí)間： 2021-11-14
上傳用戶：得之我幸78
Analog-circuit-III（新概念模擬電路-運(yùn)放電路的頻率特性和濾波器）
上傳時(shí)間： 2021-11-14
上傳用戶：kingwide
CMOS.Analog.circuit.Design.2e.by.P.E.Allen模擬集成電路的三大圣經(jīng)之一
標(biāo)簽： 模擬電路
上傳時(shí)間： 2022-05-04
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Electronic Devices and circuit Theory 電子器件與電路理論英文版，非常好的一本書，原版書籍售價(jià)上千的。本文檔共927頁(yè)，高清文字版，帶書簽。
上傳時(shí)間： 2022-06-29
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原版英文PDF電子書免費(fèi)下載：Digital Integrated circuit Design From VLSI Architectures to CMOS Fabrication，891頁(yè) 本書從架構(gòu)和算法講起，介紹了功能驗(yàn)證、vhdl建模、同步電路設(shè)計(jì)、異步數(shù)據(jù)獲取、能耗與散熱、信號(hào)完整性、物理設(shè)計(jì)、設(shè)計(jì)驗(yàn)證等必備技術(shù)，還講解了vlsi經(jīng)濟(jì)運(yùn)作與項(xiàng)目管理，并簡(jiǎn)單闡釋了cmos技術(shù)的基礎(chǔ)知識(shí)，全面涵蓋了數(shù)字集成電路的整個(gè)設(shè)計(jì)開(kāi)發(fā)過(guò)程。 本書既可以作為高等院校微電子、電子技術(shù)等相關(guān)專業(yè)高年級(jí)師生和研究生的參考教材，也可供半導(dǎo)體行業(yè)工程師參考。 現(xiàn)代電子系統(tǒng)日益復(fù)雜，隨著半導(dǎo)體工藝水平的提高，單芯片的集成度和功能得以不斷增強(qiáng)，其設(shè)計(jì)復(fù)雜度和各種風(fēng)險(xiǎn)也隨之變大，甚至影響到投資者對(duì)研發(fā)新的更復(fù)雜系統(tǒng)芯片的信心。但是，為了有效降低便攜式移動(dòng)系統(tǒng)的產(chǎn)品單位成本和能量消耗，同時(shí)為了在產(chǎn)品獨(dú)特性方面有競(jìng)爭(zhēng)力，越來(lái)越多的電子產(chǎn)品仍然必須采用專用芯片解決方案。因此，深入了解數(shù)字集成電路設(shè)計(jì)的基本方法和關(guān)鍵問(wèn)題，并明確開(kāi)發(fā)過(guò)程的各個(gè)實(shí)踐環(huán)節(jié)存在的風(fēng)險(xiǎn)，就變得十分必要。 本書是一本將超大規(guī)模數(shù)字電路基本概念原理與工程實(shí)踐管理相結(jié)合的綜合性教材。作者根據(jù)自己多年的教學(xué)和工程實(shí)踐經(jīng)驗(yàn)，從工程實(shí)踐的關(guān)鍵問(wèn)題出發(fā)，對(duì)超大規(guī)模數(shù)字電路的全部講授內(nèi)容進(jìn)行了一次全新的梳理，形成了清晰的解決思路。在數(shù)字集成電路設(shè)計(jì)的各個(gè)環(huán)節(jié)，作者重點(diǎn)闡述了設(shè)計(jì)研制中必須考慮的關(guān)鍵因素，在豐富經(jīng)驗(yàn)基礎(chǔ)上對(duì)設(shè)計(jì)中常常出現(xiàn)的問(wèn)題進(jìn)行了詳盡的討論，可以幫助研究生和資深工程師完善自身的設(shè)計(jì)經(jīng)驗(yàn)和能力，也可以幫助項(xiàng)目管理者明確各個(gè)環(huán)節(jié)的工作重點(diǎn)，規(guī)避研發(fā)環(huán)節(jié)的風(fēng)險(xiǎn)。 本書和其他數(shù)字集成電路教科書相比，有兩個(gè)突出的特點(diǎn)。第一是自頂向下的組織方式，從算法的架構(gòu)設(shè)計(jì)開(kāi)始，討論了同步設(shè)計(jì)的各種時(shí)鐘技術(shù)、設(shè)計(jì)驗(yàn)證、散熱和封裝問(wèn)題，還討論了VLSI（超大規(guī)模集成電路）經(jīng)濟(jì)學(xué)與項(xiàng)目管理。讀者可以根據(jù)自身需要直接閱讀感興趣的章節(jié)，而不需要很多半導(dǎo)體物理與器件方面的知識(shí)。第二是實(shí)用性。本書用了相當(dāng)多的篇幅討論了工程實(shí)踐的問(wèn)題，例如給出了一個(gè)很好的設(shè)計(jì)數(shù)據(jù)組織方法，還有很多檢查列表與提醒。 在目前的集成電路項(xiàng)目里，大量使用了重用的虛擬元件，通常有十幾個(gè)到幾十個(gè)時(shí)鐘，驗(yàn)證工作量也要占到整個(gè)項(xiàng)目周期和投資的50%~70%，關(guān)于虛擬元件、時(shí)鐘方案、VLSI經(jīng)濟(jì)學(xué)、項(xiàng)目管理、功能驗(yàn)證、設(shè)計(jì)驗(yàn)證等內(nèi)容的討論都可以直接作為實(shí)際項(xiàng)目實(shí)踐的參考?？傊?，本書的內(nèi)容相當(dāng)全面并有一定深度，基本涵蓋了數(shù)字集成電路設(shè)計(jì)的各個(gè)方面，非常適合用作學(xué)習(xí)數(shù)字集成電路設(shè)計(jì)的高年級(jí)本科生與研究生的教科書，也適合作為正在從事數(shù)字集成電路開(kāi)發(fā)的工程人員的參考書。
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上傳時(shí)間： 2022-06-30
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隨著圖像處理技術(shù)的不斷發(fā)展，圖像處理技術(shù)在國(guó)民經(jīng)濟(jì)和社會(huì)生活的各個(gè)方面都得到了廣泛的運(yùn)用。與此同時(shí)，人們對(duì)圖像處理的要求也越來(lái)越高。傳統(tǒng)的數(shù)字圖像處理器件主要有專用集成芯片（Application Specific Integrated circuit）和數(shù)字信號(hào)處理器（Digital Signal Process）。進(jìn)入20世紀(jì)以來(lái)，伴隨著半導(dǎo)體技術(shù)的發(fā)展，現(xiàn)場(chǎng)可編程門陣列FPGA以其應(yīng)用靈活、集成度高、功能強(qiáng)大、設(shè)計(jì)周期短、開(kāi)發(fā)成本低的特點(diǎn)，越來(lái)越多地被應(yīng)用在圖像處理領(lǐng)域。大量實(shí)踐證明，F(xiàn)PGA的并行處理能力與流水線作業(yè)能顯著地提高圖像處理的速度，因此基于FPGA的圖像處理系統(tǒng)有著廣闊的發(fā)展前景。 本文研究的是一個(gè)在嵌入式視頻監(jiān)控系統(tǒng)下的圖像預(yù)處理子系統(tǒng)。首先實(shí)現(xiàn)了一個(gè)通用可重復(fù)配置的圖像處理算法研究硬件平臺(tái)，完成圖像的采集、接收、處理、存儲(chǔ)、輸出等功能。由于FPGA本身具有完全的可重復(fù)配置性，所以該架構(gòu)的硬件平臺(tái)可以很方便的升級(jí)和重復(fù)配置。其次在該平臺(tái)上，本文使用Verilog HDL硬件語(yǔ)言在FPGA芯片上實(shí)現(xiàn)了多種圖像預(yù)處理算法。在實(shí)現(xiàn)過(guò)程中，為了充分發(fā)揮FPGA在并行處理方面的強(qiáng)大功能，本文對(duì)算法做了一定的改進(jìn)，使其盡量能使用并行處理的方式來(lái)完成。實(shí)驗(yàn)結(jié)果表明，本圖像預(yù)處理系統(tǒng)能在毫秒級(jí)高速地完成多種圖像算法，完全能夠滿足視頻監(jiān)控系統(tǒng)50幀/秒的輸出要求。 最后根據(jù)視頻監(jiān)控系統(tǒng)在實(shí)際運(yùn)用中出現(xiàn)的噪聲類型多樣化的情況，我們?cè)O(shè)計(jì)了一種基于反饋理論的圖像處理效果控制模塊。該模塊能通過(guò)對(duì)處理后圖像峰值信噪比（PSNR）的分析，控制FPGA對(duì)下一幅圖像的噪聲采用更有針對(duì)性的圖像處理方法。
上傳時(shí)間： 2013-05-20
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現(xiàn)場(chǎng)可編程門陣列(FPGA，F(xiàn)ield Programmable Gate Array)是可編程邏輯器件的一種，它的出現(xiàn)是隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來(lái)獨(dú)立承擔(dān)。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路(ASIC，Application Specific Integrated circuit)．芯片，而且希望ASIC的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的ASIC芯片，并且立即投入實(shí)際應(yīng)用之中?，F(xiàn)在，F(xiàn)PGA已廣泛地運(yùn)用于通信領(lǐng)域、消費(fèi)類電子和車用電子。 本文中涉及的I/O端口模塊是FPGA中最主要的幾個(gè)大模塊之一，它的主要作用是提供封裝引腳到CLB之間的接口，將外部信號(hào)引入FPGA內(nèi)部進(jìn)行邏輯功能的實(shí)現(xiàn)并把結(jié)果輸出給外部電路，并且根據(jù)需要可以進(jìn)行配置來(lái)支持多種不同的接口標(biāo)準(zhǔn)。FPGA允許使用者通過(guò)不同編程來(lái)配置實(shí)現(xiàn)各種邏輯功能，在IO端口中它可以通過(guò)選擇配置方式來(lái)兼容不同信號(hào)標(biāo)準(zhǔn)的I/O緩沖器電路?？傮w而言，可選的I/O資源的特性包括：IO標(biāo)準(zhǔn)的選擇、輸出驅(qū)動(dòng)能力的編程控制、擺率選擇、輸入延遲和維持時(shí)間控制等。 本文是關(guān)于FPGA中多標(biāo)準(zhǔn)兼容可編程輸入輸出電路(Input/Output Block)的設(shè)計(jì)和實(shí)現(xiàn)，該課題是成都華微電子系統(tǒng)有限公司FPGA大項(xiàng)目中的一子項(xiàng)，目的為在更新的工藝水平上設(shè)計(jì)出能夠兼容單端標(biāo)準(zhǔn)的I/O電路模塊；同時(shí)針對(duì)以前設(shè)計(jì)的I/O模塊不支持雙端標(biāo)準(zhǔn)的缺點(diǎn)，要求新的電路模塊中擴(kuò)展出雙端標(biāo)準(zhǔn)的部分。文中以低壓雙端差分標(biāo)準(zhǔn)(LVDS)為代表構(gòu)建雙端標(biāo)準(zhǔn)收發(fā)轉(zhuǎn)換電路，與單端標(biāo)準(zhǔn)比較，LVDS具有很多優(yōu)點(diǎn)： (1)LVDS傳輸?shù)男盘?hào)擺幅小，從而功耗低，一般差分線上電流不超過(guò)4mA，負(fù)載阻抗為100Ω。這一特征使它適合做并行數(shù)據(jù)傳輸。 (2)LVDS信號(hào)擺幅小，從而使得該結(jié)構(gòu)可以在2.5V的低電壓下工作。 (3)LVDS輸入單端信號(hào)電壓可以從0V到2.4V變化，單端信號(hào)擺幅為400mV，這樣允許輸入共模電壓從0.2V到2.2V范圍內(nèi)變化，也就是說(shuō)LVDS允許收發(fā)兩端地電勢(shì)有±1V的落差。 本文采用0.18μm1.8V/3.3V混合工藝，輔助Xilinx公司FPGA開(kāi)發(fā)軟件ISE，設(shè)計(jì)完成了可以用于Virtex系列各低端型號(hào)FPGA的IOB結(jié)構(gòu)，它有靈活的可配置性和出色的適應(yīng)能力，能支持大量的I/O標(biāo)準(zhǔn)，其中包括單端標(biāo)準(zhǔn)，也包括雙端標(biāo)準(zhǔn)如LVDS等。它具有適應(yīng)性的優(yōu)點(diǎn)、可選的特性和考慮到被文件描述的硬件結(jié)構(gòu)特征，這些特點(diǎn)可以改進(jìn)和簡(jiǎn)化系統(tǒng)級(jí)的設(shè)計(jì)，為最終的產(chǎn)品設(shè)計(jì)和生產(chǎn)打下基礎(chǔ)。設(shè)計(jì)中對(duì)包括20種IO標(biāo)準(zhǔn)在內(nèi)的各電器參數(shù)按照用戶手冊(cè)描述進(jìn)行仿真驗(yàn)證，性能參數(shù)已達(dá)到預(yù)期標(biāo)準(zhǔn)。
標(biāo)簽： FPGA 標(biāo)準(zhǔn) 可編程
上傳時(shí)間： 2013-05-15
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隨著存儲(chǔ)技術(shù)的迅速發(fā)展，存儲(chǔ)業(yè)務(wù)需求的不斷增長(zhǎng)，獨(dú)立的磁盤冗余陣列可利用多個(gè)磁盤并行存取提高存儲(chǔ)系統(tǒng)的性能。磁盤陣列技術(shù)采用硬件和軟件兩種方式實(shí)現(xiàn)，軟件RAID（Redundant Array of Independent Disks）主要利用操作系統(tǒng)提供的軟件實(shí)現(xiàn)磁盤冗余陣列功能，對(duì)系統(tǒng)資源利用率高，節(jié)省成本。硬件RAID將大部分RAID功能集成到一塊硬件控制器中，系統(tǒng)資源占用率低，可移植性好。 分析了軟件RAID的性能瓶頸，使用硬件直接完成部分計(jì)算提高軟件RAID性能。針對(duì)RAID5采用FPGA（Field Programmable Gate Array）技術(shù)實(shí)現(xiàn)RAID控制器硬件設(shè)計(jì)，完成磁盤陣列啟動(dòng)、數(shù)據(jù)緩存（Cache）以及數(shù)據(jù)XOR校驗(yàn)等功能?；谟布AID的理論，提出一種基于Virtex-4的硬件RAID控制器的系統(tǒng)設(shè)計(jì)方案：獨(dú)立微處理器和較大容量的內(nèi)存；實(shí)現(xiàn)RAID級(jí)別遷移，在線容量擴(kuò)展，在線數(shù)據(jù)熱備份等高效、用戶可定制的高級(jí)RAID功能；利用Virtex-4內(nèi)置硬PowerPC完成RAID服務(wù)器部分配置和管理工作，運(yùn)行Linux操作系統(tǒng)、RAID管理軟件等?？刂破骷瓤梢宰鳛镽AID控制卡在服務(wù)器上使用，也可作為一個(gè)獨(dú)立的系統(tǒng)，成為磁盤陣列的調(diào)試平臺(tái)。 隨著集成電路的發(fā)展，芯片的體積越來(lái)越小，電路的布局布線密度越來(lái)越大，信號(hào)的工作頻率也越來(lái)越高，高速電路的傳輸線效應(yīng)和信號(hào)完整性問(wèn)題越來(lái)越明顯。RAID控制器屬于高速電路的范疇，在印刷電路板（Printed circuit Block, PCB）實(shí)現(xiàn)時(shí)分別從疊層設(shè)計(jì)、布局、電源完整性、阻抗匹配和串?dāng)_等方面考慮了信號(hào)完整性問(wèn)題，并基于IBIS（I/O Buffer Information Specification）模型進(jìn)行了信號(hào)完整性分析及仿真。
上傳時(shí)間： 2013-04-24
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