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cpld基本結(jié)(jié)構(gòu)(gòu)

  • Verilog HDl語言實(shí)現(xiàn)CPLD-EPC240與電腦的串口通訊QUARTUS邏輯工程源碼

    Verilog HDl語言實(shí)現(xiàn)CPLD-EPC240與電腦的串口通訊QUARTUS邏輯工程源碼 //本模塊的功能是驗(yàn)證實(shí)現(xiàn)和PC機(jī)進(jìn)行基本的串口通信的功能。需要在//PC機(jī)上安裝一個(gè)串口調(diào)試工具來驗(yàn)證程序的功能。//程序?qū)崿F(xiàn)了一個(gè)收發(fā)一幀10個(gè)bit(即無奇偶校驗(yàn)位)的串口控//制器,10個(gè)bit是1位起始位,8個(gè)數(shù)據(jù)位,1個(gè)結(jié)束//位。串口的波特律由程序中定義的div_par參數(shù)決定,更改該參數(shù)可以實(shí)//現(xiàn)相應(yīng)的波特率。程序當(dāng)前設(shè)定的div_par 的值是0x145,對應(yīng)的波特率是//9600。用一個(gè)8倍波特率的時(shí)鐘將發(fā)送或接受每一位bit的周期時(shí)間//劃分為8個(gè)時(shí)隙以使通信同步.//程序的工作過程是:串口處于全雙工工作狀態(tài),按動(dòng)key1,F(xiàn)PGA/CPLD向PC發(fā)送“21 EDA"//字符串(串口調(diào)試工具設(shè)成按ASCII碼接受方式);PC可隨時(shí)向FPGA/CPLD發(fā)送0-F的十六進(jìn)制

    標(biāo)簽: verilog hdl cpld 串口通訊 quartus

    上傳時(shí)間: 2022-02-18

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  • 從零開始學(xué)CPLD和Verilog HDL編程技術(shù)

    CPLD(復(fù)雜可編程邏輯器件)在數(shù)字電子技術(shù)領(lǐng)域中的應(yīng)用越來越廣泛,尤其適合于新產(chǎn)品的開發(fā)與小批量生產(chǎn),因此深受廣大工程技術(shù)人員喜愛。本書定位于讓初學(xué)者從零起步,輕松學(xué)會(huì) CPLD 的系統(tǒng)設(shè)計(jì)技術(shù)。本書以 ALTERA 公司的系列芯片為目標(biāo)載體,簡要分析了可編程邏輯器件的結(jié)構(gòu)和特點(diǎn),以及相應(yīng)開發(fā)軟件的使用方法,同時(shí),還用大量篇幅介紹了初學(xué)者最容易掌握的Verilog HDL硬件描述語言。本書完全以實(shí)戰(zhàn)為主、通過實(shí)踐的方法幫助讀者加深理解CPLD 的基本知識。本書附贈(zèng)光盤一張,光盤中包含了書中所有實(shí)驗(yàn)的源程序。本書可供從事各類電子系統(tǒng)設(shè)計(jì)的廣大工程技術(shù)人員以及電子愛好者閱讀,也可作為電子類專業(yè)的教材或教學(xué)參考書使用。

    標(biāo)簽: cpld verilog hdl

    上傳時(shí)間: 2022-07-11

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  • Verilog-HDL的數(shù)字系統(tǒng)設(shè)計(jì)入門教程CPLD篇

    本教程的目的是為了幫助大家進(jìn)行實(shí)戰(zhàn)演練,熟悉軟硬件的相關(guān)知識,而不是為了講解 Verilog HDL語言。所以在學(xué)習(xí)本教程之前,大家應(yīng)先學(xué)習(xí)Verilog HDL的基本語法知識和編程思想,我也寫過一個(gè)關(guān)于Verilog HDL學(xué)習(xí)建議的文章,大家可以看一下:http://www.5ifpga.com/viewthread.php?tid=106。里面提到的主要參考書目為:·《Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程(第2版)》,夏宇聞編著,北京航空航天大學(xué)出版社?!ぁ禫erilog HDL數(shù)字設(shè)計(jì)與綜合(第二版)》,Samir Palnitkar編著,夏宇聞譯,電子工業(yè)出版社。·《數(shù)字邏輯基礎(chǔ)與Verilog設(shè)計(jì)(原書第2版)》,STEPHEN BROWN編著,夏寧聞譯,機(jī)械工業(yè)出版社。通過本教程的學(xué)習(xí),希望大家能掌握以下要點(diǎn):·LED的基本工作原理;·Quartusll的基本使用方法和設(shè)計(jì)流程;·利用CPLD進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)的流程和方法;·基于Verilog HDL的設(shè)計(jì)輸入方法。

    標(biāo)簽: Verilog-HDL 數(shù)字系統(tǒng) cpld

    上傳時(shí)間: 2022-07-18

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  • 基本磁場測量實(shí)驗(yàn) 真空鍍膜

    基本磁場測量實(shí)驗(yàn) 真空鍍膜

    標(biāo)簽: 磁場測量 實(shí)驗(yàn) 鍍膜

    上傳時(shí)間: 2013-06-21

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  • 基本電路理論 上海交大精品課件(陳洪亮版) PPT版

    基本電路理論 上海交大精品課件(陳洪亮版) PPT版

    標(biāo)簽: 基本電路 精品課

    上傳時(shí)間: 2013-07-20

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  • 半導(dǎo)體激光器基本工作原理

    半導(dǎo)體激光器基本工作原理

    標(biāo)簽: 半導(dǎo)體激光器 基本工作

    上傳時(shí)間: 2013-06-13

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  • CPLD常用模塊與綜合系統(tǒng) 實(shí)例精講 高清書簽版

    CPLD常用模塊與綜合系統(tǒng) 實(shí)例精講 高清書簽版

    標(biāo)簽: CPLD 模塊

    上傳時(shí)間: 2013-06-12

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  • Altera FPGA CPLD設(shè)計(jì) 基礎(chǔ)篇 高清書簽版

    Altera FPGA CPLD設(shè)計(jì) 基礎(chǔ)篇 高清書簽版

    標(biāo)簽: Altera FPGA CPLD

    上傳時(shí)間: 2013-05-30

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  • Altera FPGA CPLD設(shè)計(jì) 高級篇 高清書簽版

    Altera FPGA CPLD設(shè)計(jì) 高級篇 高清書簽版

    標(biāo)簽: Altera FPGA CPLD

    上傳時(shí)間: 2013-07-09

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  • CPLD技術(shù)及其應(yīng)用 高清書簽版

    CPLD技術(shù)及其應(yīng)用 高清書簽版

    標(biāo)簽: CPLD

    上傳時(shí)間: 2013-04-15

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