基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼，其功能主要有：時(shí)間設(shè)置，時(shí)間顯示，跑表，分頻，日期設(shè)置，日期顯示等
標(biāo)簽： Verilog FPGA HDL 多功能
上傳時(shí)間： 2013-08-18
上傳用戶：問(wèn)題問(wèn)題
lab1——FPGA這個(gè)文件中體統(tǒng)了如何如何使用verilog Hdl以及如何使其在FPGA開(kāi)發(fā)板上實(shí)現(xiàn)
標(biāo)簽： verilog FPGA Hdl 如何使用
上傳用戶：qwe1234
verilog編寫(xiě)基于fpga的鑒相器模塊
標(biāo)簽： verilog fpga 編寫(xiě) 模塊
上傳時(shí)間： 2013-08-19
上傳用戶：18752787361
verilog編寫(xiě)基于fpga的DDS實(shí)現(xiàn)
標(biāo)簽： verilog fpga DDS 編寫(xiě)
上傳用戶：neu_liyan
verilog編寫(xiě)基于FPGA的示波器核心實(shí)現(xiàn)
標(biāo)簽： verilog FPGA 編寫(xiě) 示波器
上傳用戶：huql11633
很好的幾個(gè)FPGA工程，對(duì)提高FPGA設(shè)計(jì)有一定的幫助（注：代碼為Verilog編寫(xiě)）。
標(biāo)簽： Verilog FPGA 工程 設(shè)計(jì)實(shí)例
上傳時(shí)間： 2013-08-21
上傳用戶：英雄
FPGA Verilog,雙向端口的研究,比較全,由ASSIGN和ALWAYS模塊組成,測(cè)試可用
標(biāo)簽： Verilog FPGA
上傳時(shí)間： 2013-08-22
上傳用戶：longlong12345678
這是我寫(xiě)的一個(gè)關(guān)于fpga verilog的程序希望有對(duì)初學(xué)著有幫助
標(biāo)簽： verilog fpga 程序
上傳時(shí)間： 2013-08-23
上傳用戶：gundamwzc
用Verilog實(shí)現(xiàn)基于FPGA的通用分頻器
標(biāo)簽： Verilog FPGA 分頻器
上傳時(shí)間： 2013-08-30
上傳用戶：xingyuewubian
這是一個(gè)FPGA的實(shí)驗(yàn)源碼，可以實(shí)現(xiàn)對(duì)一段音樂(lè)的播放。用Verilog語(yǔ)言編寫(xiě)的，對(duì)初學(xué)者會(huì)有一定的幫助。
標(biāo)簽： Verilog FPGA 音樂(lè)播放 實(shí)驗(yàn)
上傳時(shí)間： 2013-09-01
上傳用戶：13215175592
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