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hDB3

  • 功率譜分析 包含 AMI.m hDB3.m main.m spec_plot.m

    功率譜分析 包含 AMI.m hDB3.m main.m spec_plot.m

    標(biāo)簽: spec_plot main AMI HDB

    上傳時(shí)間: 2017-05-10

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  • vhdl語(yǔ)言實(shí)現(xiàn)的hDB3編解碼的功能

    vhdl語(yǔ)言實(shí)現(xiàn)的hDB3編解碼的功能,已完成調(diào)試。

    標(biāo)簽: vhdl hDB3 語(yǔ)言 編解碼

    上傳時(shí)間: 2013-12-21

    上傳用戶:wweqas

  • 這是一個(gè)hDB3編碼器

    這是一個(gè)hDB3編碼器,可以將普通的二進(jìn)制序列轉(zhuǎn)化為符合hDB3編碼規(guī)則的雙極性序列

    標(biāo)簽: hDB3 編碼器

    上傳時(shí)間: 2014-01-01

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  • 這是一個(gè)hDB3的譯碼器

    這是一個(gè)hDB3的譯碼器,實(shí)現(xiàn)從hDB3雙極性碼到高低電平二值序列的轉(zhuǎn)化

    標(biāo)簽: hDB3 譯碼器

    上傳時(shí)間: 2017-06-26

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  • 這是一個(gè)hDB3的譯碼器

    這是一個(gè)hDB3的譯碼器,實(shí)現(xiàn)從hDB3雙極性碼到高低電平二值序列的轉(zhuǎn)化

    標(biāo)簽: hDB3 譯碼器

    上傳時(shí)間: 2013-12-08

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  • 實(shí)現(xiàn)hDB3編碼,使用VHDL語(yǔ)言

    實(shí)現(xiàn)hDB3編碼,使用VHDL語(yǔ)言,-1用01表示,1用10表示,0用00表示。

    標(biāo)簽: hDB3 VHDL 編碼 語(yǔ)言

    上傳時(shí)間: 2013-12-14

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  • hDB3 codification, a matlab program that make a hDB3 codification

    hDB3 codification, a matlab program that make a hDB3 codification

    標(biāo)簽: codification program matlab hDB3

    上傳時(shí)間: 2014-06-28

    上傳用戶:釣鰲牧馬

  • 基于vhdl的hDB3編譯碼器的設(shè)計(jì)與實(shí)現(xiàn)

    基于vhdl的hDB3編譯碼器的設(shè)計(jì)與實(shí)現(xiàn)

    標(biāo)簽: vhdl hDB3 編譯碼器

    上傳時(shí)間: 2014-01-13

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  • 通信原理中所介紹到的有關(guān)AMI,hDB3編碼的matlab程序

    通信原理中所介紹到的有關(guān)AMI,hDB3編碼的matlab程序

    標(biāo)簽: matlab AMI HDB 通信原理

    上傳時(shí)間: 2017-09-06

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  • 基于FPGA的多路E1反向復(fù)用傳輸芯片的設(shè)計(jì)與實(shí)現(xiàn)

    隨著電信數(shù)據(jù)傳輸對(duì)速率和帶寬的要求變得越來(lái)越迫切,原有建成的網(wǎng)絡(luò)是基于話音傳輸業(yè)務(wù)的網(wǎng)絡(luò),已不能適應(yīng)當(dāng)前的需求.而建設(shè)新的寬帶網(wǎng)絡(luò)需要相當(dāng)大的投資且建設(shè)工期長(zhǎng),無(wú)法滿足特定客戶對(duì)高速數(shù)據(jù)傳輸?shù)慕谛枨?反向復(fù)用技術(shù)是把一個(gè)單一的高速數(shù)據(jù)流在發(fā)送端拆散并放在兩個(gè)或者多個(gè)低速數(shù)據(jù)鏈路上進(jìn)行傳輸,在接收端再還原為高速數(shù)據(jù)流.該文提出一種基于FPGA的多路E1反向復(fù)用傳輸芯片的設(shè)計(jì)方案,使用四個(gè)E1構(gòu)成高速數(shù)據(jù)的透明傳輸通道,支持E1線路間最大相對(duì)延遲64ms,通過(guò)鏈路容量調(diào)整機(jī)制,可以動(dòng)態(tài)添加或刪除某條E1鏈路,實(shí)現(xiàn)靈活、高效的利用現(xiàn)有網(wǎng)絡(luò)實(shí)現(xiàn)視頻、數(shù)據(jù)等高速數(shù)據(jù)的傳輸,能夠節(jié)省帶寬資源,降低成本,滿足客戶的需求.系統(tǒng)分為發(fā)送和接收兩部分.發(fā)送電路實(shí)現(xiàn)四路E1的成幀操作,數(shù)據(jù)拆分采用線路循環(huán)與幀間插相結(jié)合的方法,A路插滿一幀(30時(shí)隙)后,轉(zhuǎn)入B路E1間插數(shù)據(jù),依此類(lèi)推,循環(huán)間插所有的數(shù)據(jù).接收電路進(jìn)行hDB3解碼,幀同步定位(子幀同步和復(fù)幀同步),線路延遲判斷,FIFO和SDRAM實(shí)現(xiàn)多路數(shù)據(jù)的對(duì)齊,最后按照約定的高速數(shù)據(jù)流的幀格式輸出數(shù)據(jù).整個(gè)數(shù)字電路采用Verilog硬件描述語(yǔ)言設(shè)計(jì),通過(guò)前仿真和后仿真的驗(yàn)證.以30萬(wàn)門(mén)的FPGA器件作為硬件實(shí)現(xiàn),經(jīng)過(guò)綜合和布線,特別是寫(xiě)約束和增量布線手動(dòng)調(diào)整電路的布局,降低關(guān)鍵路徑延時(shí),最終滿足設(shè)計(jì)要求.

    標(biāo)簽: FPGA 多路 傳輸 片的設(shè)計(jì)

    上傳時(shí)間: 2013-07-16

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