Verilog-hDl實踐與應(yīng)用系統(tǒng)設(shè)計
標簽： Verilog-hDl 實踐 應(yīng)用系統(tǒng)
上傳時間： 2013-08-06
上傳用戶：eeworm
精通Verilog hDl：IC設(shè)計核心技術(shù)實例詳解
標簽： Verilog hDl IC設(shè)計 核心技術(shù)
上傳時間： 2013-07-24
專輯類----可編程邏輯器件相關(guān)專輯 Verilog-hDl實踐與應(yīng)用系統(tǒng)設(shè)計-210頁-18.0M.rar
標簽： Verilog-hDl 18.0 210
上傳時間： 2013-07-23
上傳用戶：小宇NVO
專輯類-可編程邏輯器件相關(guān)專輯-96冊-1.77G Verilog-hDl實踐與應(yīng)用系統(tǒng)設(shè)計-210頁-18.0M.pdf
上傳時間： 2013-04-24
上傳用戶：vodssv
采用 Verilog hDl 語言在Altera 公司的FPGA 芯片上實現(xiàn)了RISC_CPU 的關(guān)鍵部件狀態(tài)控制器的設(shè)計,以及在與其它各種數(shù)字邏輯設(shè)計方法的比較下,顯示出使用Verilog
標簽： Verilog FPGA hDl 語言
上傳時間： 2013-07-06
上傳用戶：也一樣請求
Verilog hDl程序設(shè)計教程,一本實用的教程，值得一看。
標簽： Verilog hDl 程序設(shè)計 教程
上傳時間： 2013-05-26
上傳用戶：cy_ewhat
夏宇聞教授的數(shù)字系統(tǒng)設(shè)計教程Verilog hDl
標簽： VERILOG hDl 數(shù)字系統(tǒng)設(shè)計
上傳時間： 2013-07-20
上傳用戶：FFAN
本文利用Verilog hDl 語言自頂向下的設(shè)計方法設(shè)計多功能數(shù)字鐘，突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優(yōu)點，并通過Altera QuartusⅡ 4.1 和ModelSim
標簽： Verilog hDl 多功能 數(shù)字
上傳時間： 2013-07-21
上傳用戶：ve3344
Mentor Graphics hDl Designer 工具套件，為客戶帶來生產(chǎn)力更高的設(shè)計輸入、分析與管理功能，包括更強大的聯(lián)機資料表格，無論設(shè)計復(fù)雜性如何，都能迅速建立高品質(zhì)且結(jié)構(gòu)良好的硬件描述語言。hDl Designer Series可協(xié)助工程師迅速輸入和分析復(fù)雜的ASIC、FPGA和系統(tǒng)單芯片設(shè)計，讓客戶新產(chǎn)品于更短時間內(nèi)上
標簽： Designer 2010.2 Series hDl
上傳時間： 2013-08-05
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ALDEC公司的Active-hDl是一個開放型的仿真工具。 可支持幾乎所有的FPGA/CPLD廠商的產(chǎn)品，設(shè)計輸入可以原理圖或硬件描述語言或有限狀態(tài)機 方式
標簽： Active hDl 30
上傳時間： 2013-07-14
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