11,13,16位超前進位加法器的Verilog hDl源代碼。
標簽： Verilog hDl 11 13
上傳時間： 2013-12-28
上傳用戶：ouyangtongze
verilog hDl 快速入門,里面包含很多有用的硬件描述語言的程序
標簽： verilog hDl 快速入門 硬件描述語言
上傳時間： 2014-01-03
上傳用戶：愛死愛死
以verilog hDl 語言編寫的一首歌曲，可供初學者借鑒
標簽： verilog hDl 語言 編寫
上傳時間： 2013-12-26
上傳用戶：ma1301115706
hDl 編碼風格與編碼指導,介紹了詳細的vhDl和verilog hDl語言的編程風格
標簽： verilog vhDl hDl hDl
上傳時間： 2014-01-05
上傳用戶：古谷仁美
用verlog hDl寫的電子日歷,可以顯示年,月,日和時間,具有鬧鈴的功能
標簽： verlog hDl 電子日歷
上傳時間： 2015-05-12
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用hDl語言編寫的通用fifo源碼，通過對fifo的寬度和深度進行配置，可以產生我們所需要的fifo，還包括fifo的測試程序和仿真Makefile腳本
標簽： fifo hDl 語言 編寫
上傳用戶：miaochun888
arm verilog hDl ip core
標簽： verilog core arm hDl
上傳時間： 2014-01-14
上傳用戶：wang0123456789
中文版Verilog hDl簡明教程 第1章 簡介 第2章 hDl指南 第3章 Verilog語言要素 第4章 表 達 式 第5章 門電平模型化
標簽： Verilog hDl 簡明教程 電平
上傳時間： 2015-05-22
上傳用戶：無聊來刷下
用Verilog hDl 語言編寫的播放梁祝的程序
標簽： Verilog hDl 語言 編寫
上傳時間： 2015-05-24
上傳用戶：zuozuo1215
基于地址總線接口的四倍頻編碼器信號接口的 FPGA實現 Verilog hDl的
標簽： Verilog FPGA hDl 接口
上傳時間： 2014-08-12
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