超碰在线资源,曰本三级在线,久久精品成人一区二区三区蜜臀

hdL

Hardware Des cription Language??--??硬件描述語言

hdL實(shí)現(xiàn)的DES算法

hdL實(shí)現(xiàn)的DES算法，及相關(guān)的Test bench激勵文件

標(biāo)簽： hdL DES 算法

上傳時間： 2015-09-21

上傳用戶：sk5201314
verilog hdL編寫,六段流水線CPU.程序完整

verilog hdL編寫,六段流水線CPU.程序完整，功能強(qiáng)驚。分為多模塊編寫

標(biāo)簽： verilog hdL CPU 編寫

上傳時間： 2013-12-10

上傳用戶：
Verilog 程序例子王金明：《Verilog hdL程序設(shè)計教程》程序例子

Verilog 程序例子王金明：《Verilog hdL程序設(shè)計教程》程序例子，帶說明。

標(biāo)簽： Verilog hdL 程序教程

上傳時間： 2014-01-08

上傳用戶：star_in_rain
aes算法的verilog hdL實(shí)現(xiàn)

aes算法的verilog hdL實(shí)現(xiàn)，供給大家作為參考。

標(biāo)簽： verilog aes hdL 算法

上傳時間： 2013-12-18

上傳用戶：gundan
verilog hdL picoblaze07.3.20

verilog hdL picoblaze07.3.20

標(biāo)簽： picoblaze verilog hdL 07

上傳時間： 2015-09-26

上傳用戶：zyt
基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、Verilog hdL、MAX7219數(shù)碼管顯示芯片、4X4矩陣鍵盤、TDA2822功放芯片及揚(yáng)聲器等實(shí)現(xiàn)了《電子線路設(shè)計&

基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、Verilog hdL、MAX7219數(shù)碼管顯示芯片、4X4矩陣鍵盤、TDA2822功放芯片及揚(yáng)聲器等實(shí)現(xiàn)了《電子線路設(shè)計• 測試• 實(shí)驗(yàn)》課程中多功能數(shù)字鐘實(shí)驗(yàn)所要求的所有功能和其它一些擴(kuò)展功能。包括：基本功能——以數(shù)字形式顯示時、分、秒的時間，小時計數(shù)器為同步24進(jìn)制，可手動校時、校分；擴(kuò)展功能——仿廣播電臺正點(diǎn)報時，任意時刻鬧鐘（選做），自動報整點(diǎn)時數(shù)（選做）；其它擴(kuò)展功能——顯示年月日（能處理大月小月，可手動任意設(shè)置年月日），秒表（包括開始、暫停和清零）。

標(biāo)簽： Cyclone Verilog Altera 144C

上傳時間： 2015-09-27

上傳用戶：1051290259
verilog hdL教程135例

verilog hdL教程135例，例子很好，對新學(xué)的很有幫助

標(biāo)簽： verilog hdL 135 教程

上傳時間： 2015-09-30

上傳用戶：moshushi0009
viterbi decoder , use verilog hdL language.

viterbi decoder , use verilog hdL language.

標(biāo)簽： language viterbi decoder verilog

上傳時間： 2015-10-06

上傳用戶：lili123
Verilog hdL: Magnitude For a vector (a,b), the magnitude representation is the following: A c

Verilog hdL: Magnitude For a vector (a,b), the magnitude representation is the following: A common approach to implementing these arithmetic functions is to use the Coordinate Rotation Digital Computer (CORDIC) algorithm. The CORDIC algorithm calculates the trigonometric functions of sine, cosine, magnitude, and phase using an iterative process. It is made up of a series of micro-rotations of the vector by a set of predetermined constants, which are powers of two. Using binary arithmetic, this algorithm essentially replaces multipliers with shift and add operations. In a Stratix™ device, it is possible to calculate some of these arithmetic functions directly, without having to implement the CORDIC algorithm.

標(biāo)簽： representation Magnitude the magnitude

上傳時間： 2013-12-24

上傳用戶：金宜
fifo verilog hdL 源程序

fifo verilog hdL 源程序

標(biāo)簽： verilog fifo hdL 源程序

上傳時間： 2014-01-01

上傳用戶：我干你啊

主站蜘蛛池模板：高邮市| 南陵县| 恩施市| 杭锦旗| 治多县| 吉水县| 陈巴尔虎旗| 无棣县| 吉首市| 商都县| 尖扎县| 墨竹工卡县| 绥芬河市| 高陵县| 西吉县| 台南市| 南乐县| 麻江县| 正镶白旗| 昌平区| 漾濞| 格尔木市| 喀喇沁旗| 遂平县| 康定县| 都江堰市| 禄丰县| 清涧县| 瓦房店市| 申扎县| 改则县| 阜宁县| 泗水县| 嘉黎县| 武川县| 玉环县| 武定县| 乌鲁木齐市| 桐柏县| 六枝特区| 普定县|

亚洲欧美第一页_禁久久精品乱码_粉嫩av一区二区三区免费野_久草精品视频

hdL

hdL實(shí)現(xiàn)的DES算法

verilog hdL編寫,六段流水線CPU.程序完整

Verilog 程序例子王金明：《Verilog hdL程序設(shè)計教程》程序例子

aes算法的verilog hdL實(shí)現(xiàn)

verilog hdL picoblaze07.3.20

基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、Verilog hdL、MAX7219數(shù)碼管顯示芯片、4X4矩陣鍵盤、TDA2822功放芯片及揚(yáng)聲器等實(shí)現(xiàn)了《電子線路設(shè)計&

verilog hdL教程135例

viterbi decoder , use verilog hdL language.

Verilog hdL: Magnitude For a vector (a,b), the magnitude representation is the following: A c

fifo verilog hdL 源程序