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max-plusII

  • 自己做的vhdl課程設(shè)計

    自己做的vhdl課程設(shè)計,交通燈:實現(xiàn)主干道倒計時,分別為30,20,5秒,分情況:當(dāng)主干道有車時,紅黃綠交替,當(dāng)只一個道路上有車時,那個道的交通燈變綠色,利用max+plus2做成,使用flex8000,epf8282alc84_4只用加一個38譯碼器模塊即可,使用別的板子也可以運(yùn)行

    標(biāo)簽: vhdl

    上傳時間: 2017-02-03

    上傳用戶:努力努力再努力

  • c++語言程序設(shè)計超級簡單了解

    c++語言程序設(shè)計超級簡單了解,你會驚喜地發(fā)現(xiàn)你可以后人乘涼:max是C++標(biāo)準(zhǔn)庫的一部分。

    標(biāo)簽: 語言程序設(shè)計 超級

    上傳時間: 2013-12-15

    上傳用戶:啊颯颯大師的

  • Instead of finding the longest common subsequence, let us try to determine the length of the LCS.

    Instead of finding the longest common subsequence, let us try to determine the length of the LCS. 􀂄 Then tracking back to find the LCS. 􀂄 Consider a1a2…am and b1b2…bn. 􀂄 Case 1: am=bn. The LCS must contain am, we have to find the LCS of a1a2…am-1 and b1b2…bn-1. 􀂄 Case 2: am≠bn. Wehave to find the LCS of a1a2…am-1 and b1b2…bn, and a1a2…am and b b b b1b2…bn-1 Let A = a1 a2 … am and B = b1 b2 … bn 􀂄 Let Li j denote the length of the longest i,g g common subsequence of a1 a2 … ai and b1 b2 … bj. 􀂄 Li,j = Li-1,j-1 + 1 if ai=bj max{ L L } a≠b i-1,j, i,j-1 if ai≠j L0,0 = L0,j = Li,0 = 0 for 1≤i≤m, 1≤j≤n.

    標(biāo)簽: the subsequence determine Instead

    上傳時間: 2013-12-17

    上傳用戶:evil

  • 4位電子智能密碼鎖

    4位電子智能密碼鎖,基于VHDL語言設(shè)計,MAX+PLUSⅡ環(huán)境下實現(xiàn)

    標(biāo)簽: 電子 密碼鎖

    上傳時間: 2013-11-30

    上傳用戶:athjac

  • Verilog HDL的程式

    Verilog HDL的程式,上網(wǎng)找到SPI程式, vspi.v這程式相當(dāng)好用可用來接收與傳送SPI,並且寫了一個傳輸信號測試,spidatasent.v這程式就是傳送的資料,分別為00 66... 01 77...... 02 55這樣的資料,並透過MAX+PULS II軟體進(jìn)行模擬,而最外層的程式是test_createspi.v!

    標(biāo)簽: Verilog HDL 程式

    上傳時間: 2017-03-06

    上傳用戶:onewq

  • Verilog是廣泛應(yīng)用的硬件描述語言

    Verilog是廣泛應(yīng)用的硬件描述語言,可以用在硬件設(shè)計流程的建模、綜合和模擬等多個階段。隨著硬件設(shè)計規(guī)模的不斷擴(kuò)大,應(yīng)用硬件描述語言進(jìn)行描述的CPLD結(jié)構(gòu),成為設(shè)計專用集成電路和其他集成電路的主流。通過應(yīng)用Verilog HDL對多功能電子鐘的設(shè)計,達(dá)到對Verilog HDL的理解,同時對CPLD器件進(jìn)行簡要了解。 本文的研究內(nèi)容包括: 對Altera公司Flex 10K系列的EPF10K 10簡要介紹,Altera公司軟件Max+plusⅡ簡要介紹和應(yīng)用Verilog HDL對多功能電子鐘進(jìn)行設(shè)計。

    標(biāo)簽: Verilog 硬件描述語言

    上傳時間: 2017-03-06

    上傳用戶:epson850

  • 8位全加器的VHDL描述

    8位全加器的VHDL描述,可用MAX+plusⅡ運(yùn)行測試

    標(biāo)簽: VHDL 8位 全加器

    上傳時間: 2014-01-16

    上傳用戶:erkuizhang

  • 數(shù)碼管顯示

    數(shù)碼管顯示,溫度傳感,紅外感應(yīng),流水燈蜂鳴器,PS2,RS232的相關(guān)VHDL程序,已經(jīng)在MAX-IIEPM570開發(fā)板上測試成功

    標(biāo)簽: 數(shù)碼管顯示

    上傳時間: 2013-12-22

    上傳用戶:wsf950131

  • PowerInspact:是電源監(jiān)控開發(fā)手冊說明書

    PowerInspact:是電源監(jiān)控開發(fā)手冊說明書,書中講解了用于電源監(jiān)控的一系列MAX芯片,是單片機(jī)開發(fā)人員不錯的選擇。

    標(biāo)簽: PowerInspact 電源監(jiān)控 說明書

    上傳時間: 2014-01-11

    上傳用戶:xhz1993

  • 一個關(guān)于VHDL的cpld開發(fā)實驗程序

    一個關(guān)于VHDL的cpld開發(fā)實驗程序,通過運(yùn)用max+plus 運(yùn)行程序,實現(xiàn)實驗相關(guān)功能

    標(biāo)簽: VHDL cpld 實驗 程序

    上傳時間: 2014-11-03

    上傳用戶:diets

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