利用帶線結環行器的相關理論，設計了870～880MHz 結環行器，最后實現的環行器在0.5～1.5GHz內，插入損耗≤0.4dB，最小隔離度≥ 20dB，電壓駐波比≤ 1.20，符合基站用環行器的技術指標.
標簽： CDMA 870 880 MHz
上傳時間： 2014-03-25
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設計一個四路數據選擇器,其功能是將四組不同的數據按要求選擇一個輸出.輸出的那組數據有兩個控制信號決定,其真值表如下: 數據選擇控制端 輸出的數據 Input0 Input1 output 0 0 output0 0 1 output1 1 0 output 2 1 1 output 3
標簽： Input0 Input1 output 數據
上傳時間： 2015-01-08
上傳用戶：6546544
VHDL的四選一選擇器
標簽： VHDL 選擇器
上傳時間： 2014-01-03
上傳用戶：z1191176801
用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設計中。
標簽： Verilog HDL 全加器 語言
上傳時間： 2015-05-02
上傳用戶：zukfu
基于地址總線接口的四倍頻編碼器信號接口的 FPGA實現 Verilog HDL的
標簽： Verilog FPGA HDL 接口
上傳時間： 2014-08-12
上傳用戶：ayfeixiao
四選一選擇器,輸入四個,輸出1個.當NM=00時選A 當NM=01時選B 當NM=10時選C 當NM=11時選D
標簽： NM 00 01 10
上傳時間： 2013-12-25
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fulladder.vhd 一位全加器 adder.vhd 四位全加器 multi4.vhd 四位并行乘法器
標簽： vhd fulladder adder multi
上傳時間： 2015-09-03
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四路串行模數轉換IC--TLV2544的接口驅動源代碼
標簽： 2544 TLV IC 串行
上傳時間： 2015-09-28
上傳用戶：hoperingcong
四位全加器，VHDL語言，max+plusII平臺做的
標簽： 全加器
上傳時間： 2016-02-17
上傳用戶：xz85592677
四位全加器語言描述是以文本方式上傳的，呵呵，希望大家有幫助
標簽： 全加器 語言 方式
上傳時間： 2014-01-26
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