學習使用HDL Bencher生成測試積累
學習使用HDL Bencher生成測試積累，并直接調(diào)用ModelSim進行仿真的方法....
modelSim技術資料
?? 資源總數(shù)：448
?? 源代碼：1619
Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術、Tcl/Tk技術、和單一內(nèi)核仿真技術，編譯仿真速度快，編譯的代碼與平臺無關，便于保護IP核，個性化的圖形界面和用戶接口，為用戶加快調(diào)錯提供強有力的手段，是FPGA/ASIC設計的首選仿真軟件。
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查看全部448個資源 ?VHDL 關于2DFFT設計程序 u scinode1 ∼ scinode9.vhd: Every SCI node RTL vhdl code. The details can be
VHDL 關于2DFFT設計程序 u scinode1 ∼ scinode9.vhd: Every SCI node RTL vhdl code. The details can be seen in the following section. u 2dfft.vhd: The t...
漢明碼的編結碼模塊
漢明碼的編結碼模塊，用verilog寫成，為Modelsim下的一個工程。...
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QPSK的VERLOG源碼，在MODELSIM下的一個工程，有測試向量。...
數(shù)字瑣相環(huán)DPLL的VERLOG代碼
數(shù)字瑣相環(huán)DPLL的VERLOG代碼，MODELSIM下的工程，有測試文件...
?? modelSim源代碼
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