verilog程序，實(shí)現(xiàn)兩個(gè)16bit數(shù)乘法，采用booth算法，基于狀態(tài)機(jī)實(shí)現(xiàn)，分層次為datapath和controller兩個(gè)子模塊，testBench測(cè)試通過
標(biāo)簽： verilog 程序
上傳時(shí)間： 2015-08-13
上傳用戶：xinyuzhiqiwuwu
verilog實(shí)現(xiàn)電子時(shí)鐘模塊，輸入60Hz時(shí)鐘信號(hào)和復(fù)位，輸出時(shí)分秒，共6位，每位7段輸出用于驅(qū)動(dòng)
標(biāo)簽： verilog 電子時(shí)鐘 模塊
上傳用戶：王楚楚
verilog實(shí)現(xiàn)，UDP描述帶有異步復(fù)位的正邊沿觸發(fā)D觸發(fā)器，test測(cè)試通過
標(biāo)簽： verilog
上傳時(shí)間： 2013-12-27
上傳用戶：yulg
verilog實(shí)現(xiàn)，串轉(zhuǎn)并通過fifo再并轉(zhuǎn)串，可以滿足輸入速率自由輸出的一半時(shí)，輸出仍可持續(xù)發(fā)送
上傳用戶：妄想演繹師
I2C總線verilog實(shí)現(xiàn)源碼，可以完整實(shí)現(xiàn)I2C bus的基本功能
標(biāo)簽： verilog I2C 總線 源碼
上傳用戶：anng
usb1.1的對(duì)sd卡的讀寫的verilog代碼,攻大家參考設(shè)計(jì).
標(biāo)簽： verilog usb 1.1 讀寫
上傳時(shí)間： 2015-08-14
上傳用戶：清風(fēng)冷雨
advanced digital design with the verilog hdl
標(biāo)簽： advanced digital verilog design
上傳時(shí)間： 2013-12-15
上傳用戶：爺?shù)臍赓|(zhì)
我收藏的北京大學(xué)的verilog的PPT,希望對(duì)大家有用,這是1-9章,隨后上傳剩下的
標(biāo)簽： verilog 大學(xué) 家
上傳時(shí)間： 2014-11-24
上傳用戶：wfl_yy
16位加法器的流水線計(jì)算,verilog代碼，用于FPGA平臺(tái)。
標(biāo)簽： verilog 加法器 代碼 流水線
上傳時(shí)間： 2013-12-18
上傳用戶：維子哥哥
Viterbi算法的Verilog源代碼。
標(biāo)簽： Viterbi Verilog 算法 源代碼
上傳時(shí)間： 2014-01-07
上傳用戶：asdfasdfd
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