基于cpld的pwm控制設(shè)計\r\n采用vhdl.verilog語言設(shè)計\r\n對大家比較有用
標(biāo)簽: verilog cpld vhdl pwm
上傳時間: 2013-08-20
上傳用戶:sk5201314
很好的幾個FPGA工程,對提高FPGA設(shè)計有一定的幫助(注:代碼為Verilog編寫)。
標(biāo)簽: Verilog FPGA 工程 設(shè)計實例
上傳時間: 2013-08-21
上傳用戶:英雄
基于verilog的fir濾波,并帶matlab仿真
標(biāo)簽: verilog fir 濾波
上傳用戶:qiaoyue
通過VERILOG HDL語言使用CPLD連接PS2鍵盤.
標(biāo)簽: VERILOG CPLD HDL PS2
上傳用戶:1583060504
用verilog實現(xiàn)的串口收發(fā)數(shù)據(jù)程序,已經(jīng)調(diào)試通過
標(biāo)簽: verilog 串口 收發(fā) 數(shù)據(jù)
上傳用戶:lixinxiang
FPGA Verilog,雙向端口的研究,比較全,由ASSIGN和ALWAYS模塊組成,測試可用
標(biāo)簽: Verilog FPGA
上傳時間: 2013-08-22
上傳用戶:longlong12345678
jepg verilog example
標(biāo)簽: example verilog jepg
上傳用戶:旗魚旗魚
這是一個關(guān)于晶震的一個verilog 源代碼,希望對新手有用
標(biāo)簽: verilog 源代碼
上傳時間: 2013-08-23
上傳用戶:大灰狼123456
arm9_fpga2_verilog是一個可以綜合的用verilog寫的arm9的ip軟核,對學(xué)習(xí)arm和FPGA開發(fā)有幫助。
標(biāo)簽: verilog fpga arm9 arm
上傳用戶:xlcky
這是我寫的一個關(guān)于fpga verilog的程序希望有對初學(xué)著有幫助
標(biāo)簽: verilog fpga 程序
上傳用戶:gundamwzc
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