MAX220–MAX249系列線(xiàn)驅(qū)動(dòng)器/接收器，專(zhuān)為EIA/TIA- 232E以及V.28/V.24通信接口設(shè)計(jì)，尤其是無(wú)法提供±12V 電源的應(yīng)用。 這些器件特別適合電池供電系統(tǒng)，這是由于其低功耗 關(guān)斷模式可以將功耗減小到5μW以?xún)?nèi)。MAX225、 MAX233、MAX235以及MAX245/MAX246/MAX247 不需要外部元件，推薦用于印刷電路板面積有限的 應(yīng)用。
標(biāo)簽： MAX 220 249 線(xiàn)驅(qū)動(dòng)器
上傳時(shí)間： 2013-12-28
上傳用戶(hù)：璇珠官人
VSS的使用教程，非常實(shí)用，可以幫助我們更好使用V
上傳時(shí)間： 2014-01-05
上傳用戶(hù)：WMC_geophy
--文件名：mine4.vhd。 --功能：實(shí)現(xiàn)4種常見(jiàn)波形正弦、三角、鋸齒、方波（A、B）的頻率、幅度可控輸出（方波 --A的占空比也是可控的），可以存儲(chǔ)任意波形特征數(shù)據(jù)并能重現(xiàn)該波形，還可完成 --各種波形的線(xiàn)形疊加輸出。 --說(shuō)明： SSS（前三位）和SW信號(hào)控制4種常見(jiàn)波形種哪種波形輸出。4種波形的頻率、 --幅度(基準(zhǔn)幅度A)的調(diào)節(jié)均是通過(guò)up、down、set按鍵和4個(gè)BCD碼置入器以及一 --個(gè)置入檔位控制信號(hào)（ss）完成的（AMP的調(diào)節(jié)范圍是0~5V，調(diào)節(jié)量階為1/51V）。 --其中方波的幅度還可通過(guò)u0、d0調(diào)節(jié)輸出數(shù)據(jù)的歸一化幅值（AMP0）進(jìn)行進(jìn)一步 --細(xì)調(diào)（調(diào)節(jié)量階為1/（51*255）V）。方波A的占空比通過(guò)zu、zp按鍵調(diào)節(jié)（調(diào)節(jié) --量階1/64*T）。系統(tǒng)采用內(nèi)部存儲(chǔ)器——RAM實(shí)現(xiàn)任意輸入波形的存儲(chǔ)，程序只支 --持鍵盤(pán)式波形特征參數(shù)置入存儲(chǔ)，posting 為進(jìn)入任意波置入(set)、清除（clr）狀態(tài) --控制信號(hào)，SSS控制存儲(chǔ)波形的輸出。P180為預(yù)留端口，
上傳時(shí)間： 2017-02-09
上傳用戶(hù)：z1191176801
A tutorial and open source code for finding edges and corners based on the filters used in primary visual cortex.
標(biāo)簽： and tutorial finding corners
上傳時(shí)間： 2013-12-24
上傳用戶(hù)：qb1993225
Create a Delaunay triangulation or Voronoi diagram by clicking points. Delaunay triangulations and Voronoi diagrams are among the most widely used data structures in the field of Computational Geometry. These are Java-oriented source codes.
標(biāo)簽： Delaunay triangulations triangulation clicking
上傳時(shí)間： 2013-11-25
上傳用戶(hù)：zhaiye
1、 求當(dāng)前會(huì)話(huà)的SID，SERIAL# SELECT Sid, Serial# FROM V$session WHERE Audsid = Sys_Context( USERENV , SESSIONID )
標(biāo)簽： SID
上傳時(shí)間： 2017-02-25
上傳用戶(hù)：liuchee
夏宇聞8位RISC_CPU的完整代碼+TESTBENCH（已調(diào)試） modelsim工程文件，包括書(shū)中所測(cè)試的三個(gè)程序和相關(guān)數(shù)據(jù)，絕對(duì)可用~所有信號(hào)名均遵從原書(shū)。在論壇中沒(méi)有找到testbench的，只有一個(gè)mcu的代碼，但很多和書(shū)中的是不一樣的，自己改了下下~`````大家多多支持啊~`我覺(jué)得書(shū)中也還是有些不盡如人意的地方，如clk_gen.v中clk2,clk4是沒(méi)有用的，assign clk1=~clk再用clk1的negedge clk1來(lái)觸發(fā)各個(gè)module也是不太好的，會(huì)使時(shí)序惡化，綜合時(shí)很可能會(huì)setup vio的，所以覺(jué)得直接用clk的上升沿來(lái)觸發(fā)各個(gè)module比較好
標(biāo)簽： TESTBENCH RISC_CPU modelsim 8位
上傳時(shí)間： 2014-01-08
上傳用戶(hù)：ippler8
Verilog HDL的程式，上網(wǎng)找到SPI程式， vspi.v這程式相當(dāng)好用可用來(lái)接收與傳送SPI，並且寫(xiě)了一個(gè)傳輸信號(hào)測(cè)試，spidatasent.v這程式就是傳送的資料，分別為00 66... 01 77...... 02 55這樣的資料，並透過(guò)MAX+PULS II軟體進(jìn)行模擬，而最外層的程式是test_createspi.v！
上傳時(shí)間： 2017-03-06
上傳用戶(hù)：onewq
FAS 完整的固定資產(chǎn)管理系統(tǒng) 開(kāi)發(fā)說(shuō)明 程序開(kāi)發(fā)環(huán)境： Microsoft Windows XP Profresional + Service Pack 2 Microsoft Visual FoxPro 6.0 簡(jiǎn)體中文版
標(biāo)簽： Microsoft Profresional Windows Service
上傳時(shí)間： 2014-12-21
上傳用戶(hù)：hakim
基于fpga的停表設(shè)計(jì)vudl編寫(xiě)，使用vhdl編寫(xiě)的.v文件。
上傳時(shí)間： 2017-03-12
上傳用戶(hù)：lx9076
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