1. 目前世界上有十幾家生產CPLD/FPGA的公司，最大的兩家是：( )和 ( )。答案：xilinx、Altera目的：知識面考點：fpga熟悉2. FPGA的基本結構由3種可編程單元和一個用于存放編程數據的靜態存儲器組成。這3種可編程的單元分別是（）、（）和（）。答案：IOB——輸入輸出模塊目的：知識面 CLB——可編程邏輯模塊IR—互聯資源或可編程內部連線目的：fpga基本結構的了解考點：fpga基本知識 3. Verilog語言信號賦值包括非阻塞賦值和阻塞賦值，一般非阻塞賦值用在( )描述中，阻塞賦值用在( )描述中；答案：時序電路、組合邏輯目的：verilog語言的了解考點：硬件語言知識
標簽： fpga
上傳時間： 2022-05-09
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基于RTL8211EG的以太網通信，使用ISE平臺編寫，若要移植到其他芯片，更改引腳約束即可。
標簽： xilinx fpga rtl8211eg 以太網 通信
上傳時間： 2022-05-11
上傳用戶：kent
vivado lic，適合各版本有史以來期限最長功能最多的_Vivado_的license文件
標簽： vivado
上傳時間： 2022-05-25
上傳用戶：jiabin
Vivado設計分為Project Mode和Non-project Mode兩種模式，一般簡單設計中，我們常用的是Project Mode。在本手冊中，我們將以一個簡單的實驗案例，一步一步的完成Vivado的整個設計流程一、新建工程1、打開Vivado 2013.4開發工具，可通過桌面快捷方式或開始菜單中xilinx DesignTools-Vivado 2013.4下的Vivado 2013.4打開軟件，開啟后，軟件如下所示：2、單擊上述界面中Create New Project圖標，彈出新建工程向導，點擊Next.3、輸入工程名稱、選擇工程存儲路徑，并勾選Create project subdirectory選項，為工程在指定存儲路徑下建立獨立的文件夾。設置完成后，點擊Next注意：工程名稱和存儲路徑中不能出現中文和空格，建議工程名稱以字母、數字、下劃線來組成。4、選擇RTL Project一項，并勾選Do not specifty sources at this time，勾選該選項是為了跳過在新建工程的過程中添加設計源文件。點擊Next.IA5、根據使用的FPGA開發平臺，選擇對應的FPGA目標器件。（在本手冊中，以xilinx官方開發板KC705為例，Nexys4開發板請選擇Artix-7 XC7A100TCSG324-2的器件，即Family和Subfamily均為Artix-7，封裝形式（Package）為cSG324，速度等級（Speed grade）為-1，溫度等級（Temp Grade）為C）。點擊Next6、確認相關信息與設計所用的的FPGA器件信息是否一致，一致請點擊Finish，不一致，請返回上一步修改。二、設計文件輸入1、如下圖所示，點擊Flow Navigator下的Project Manager->Add Sources或中間Sources中的對話框打開設計文件導入添加對話框。2、選擇第二項Add or Create Design Sources，用來添加或新建Verilog或VHDL源文件，點擊Next
標簽： vivado
上傳時間： 2022-05-28
上傳用戶：默默
高速數據采集和生成基于TIDSPTMS320C6678+xilinxFPGAKintex-7創龍開發板原理圖
上傳時間： 2022-06-01
上傳用戶：kent
經典FGPA學習書籍 xilinx FPGA設計權威指南 Vivado集成設計環境全書共分8章，內容包括： Vivado設計導論、Vivado工程模式和非工程模式設計流程、Vivado調試流程、基于IP的嵌入式系統設計流程、Vivado HLS設計流程、System Generator設計流程、Vivado部分可重配置設計流程和Vivado高級設計技術。本書參考了xilinx公司提供的Vivado最新設計資料，理論與應用并重，將xilinx公司最新的設計方法貫穿在具體的設計實現中。本書可作為使用xilinx Vivado集成開發環境進行FPGA設計的工程技術人員的參考用書，也可作為電子信息類專業高年級本科生和研究生的教學用書，同時也可作為xilinx公司的培訓教材。 本書全面系統地介紹了xilinx新一代集成開發環境Vivado的設計方法、設計流程和具體實現。
上傳時間： 2022-06-10
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zynq系列內容非常豐富的一本書第1章Zynq-7000 SoC設計導論第2章AMBA協議規范第3章Zynq-7000系統公共資源及特性第4章Zynq調試和測試子系統第5章Cortex-A9處理器及指令集第6章Cortex-A9片上存儲器系統結構和功能第7章Zynq-7000 SoC的Vivado基本設計流程第8章ARM GPIO的原理和控制實現第9章Cortex-A9異常與中斷原理及實現第10章Cortex-A9定時器原理及實現第11章Cortex-A9 DMA控制器原理及實現第12章Cortex-A9安全性擴展第13章Cortex-A9 NEON原理及實現第14章Cortex-A9外設模塊結構及功能第15章Zynq-7000內的可編程邏輯資源第16章Zynq-7000內的互聯結構第17章Zynq-7000 SoC內定制簡單AXI-Lite IP第18章Zynq-7000 SoC內定制復雜AXI LITE IP第19章Zynq-7000 AXI HP數據傳輸原理及實現第20章Zynq-7000 ACP數據傳輸原理及實現第21章Zynq-7000軟件和硬件協同調試原理及實現第22章Zynq-7000 SoC啟動和配置原理及實現第23章Zynq-7000 SoC內XADC原理及實現第24章Linux開發環境的構建第25章構建Zynq-7000 SoC內Ubuntu硬件運行環境第26章構建Zynq-7000 SoC內Ubuntu軟件運行環境第27章Linux環境下簡單字符設備驅動程序的開發第28章Linux環境下包含中斷機制驅動程序的開發第29章Linux環境下圖像處理系統的構建
上傳時間： 2022-06-10
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何斌老師對數字信號處理在fpga的應用視頻講解
上傳時間： 2022-06-13
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第41講 Tcl在Vivado中的應用（7）：非工程模式下的設計流程管理第40講 Tcl在Vivado中的應用（6）：工程模式下的設計流程管理第39講 Tcl在Vivado中的應用（5）：使用xilinx Tcl Store第38講 Tcl在Vivado中的應用（4）：嵌入自定義Tcl命令第37講 Tcl在Vivado中的應用（3）：使用Hook Script第36講 Tcl在Vivado中的應用（2）：定制報告第35講 Tcl在Vivado中的應用（1）：編輯網表第34講 利用Vivado IP Integrator進行設計開發第33講 功耗估計和優化第32講 UltraFast設計方法學（11）：時序收斂之10個時序收斂技巧第31講 UltraFast設計方法學（10）：時序收斂之時序約束基本準則第30講 UltraFast設計方法學（9）：理解實現策略第29講 UltraFast設計方法學（8）：在Vivado中使用設計規則檢查第28講 UltraFast設計方法學（7）：如何管理IP約束第27講 UltraFast設計方法學（6）：定義時鐘分組第26講 UltraFast設計方法學（5）：時序約束第25講 UltraFast設計方法學（4）：RTL代碼風格（2）第24講 UltraFast設計方法學（3）：RTL代碼風格（1）第23講 UltraFast設計方法學（2）：時鐘第22講 UltraFast設計方法學（1）：初識UltraFast第21講 綜合后的設計分析（2）：時序分析第20講 綜合后的設計分析（1）：資源與扇出分析第19講 約束的優先級第18講 設置偽路徑第17講 設置多周期路徑約束第16講 虛擬時鐘第15講 設置輸出延時約束第14講 設置輸入延時約束第13講 創建基本時鐘周期約束第12講 時序分析中的基本概念和術語第11講 與Vivado設計流程相關的一些技巧第10講 輸入/輸出和時鐘規劃第9講 編程與調試第8講 Vivado里最常用的5個Tcl命令第7講 增量實現第6講 實現第5講 綜合的基本設置和綜合屬性第4講 基于ModelSim的邏輯仿真（DEMO工程文件與第三講一致?。┑?講 基于XSim的邏輯仿真第2講 用三個DEMO講解如何在設計中使用IP
標簽： vivado
上傳時間： 2022-06-13
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Virtex?-6 FPGA ML605 評估套件為那些需要高性能、串行連接功能和高級存儲器接口的系統設計提供了開發環境。ML605 得到了預驗證的參考設計和行業標準 FPGA 夾層連接器（FMC）的支持，能夠利用子卡實現升級和定制。集成式工具有助于簡化符合復雜設計要求的解決方案的創建。
標簽： PCB fpga virtex6 ml605 pcb
上傳時間： 2022-06-13
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