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視頻序列

  • 在S3C2410平臺上做視頻顯示源碼,可以顯示圖片,觸碰螢?zāi)粫@示座標(biāo)等

    在S3C2410平臺上做視頻顯示源碼,可以顯示圖片,觸碰螢?zāi)粫@示座標(biāo)等

    標(biāo)簽: S3C2410

    上傳時(shí)間: 2014-01-25

    上傳用戶:戀天使569

  • 多媒體視頻程序設(shè)計(jì)--使用Delphi 第五章 源碼 5-1 攝像機(jī)啟動流程 5-2 取得視頻設(shè)備驅(qū)動器數(shù)量及信息 5-3 視頻采集窗口 5-4 攝像機(jī)聯(lián)機(jī)與離線 5-5 視頻設(shè)備驅(qū)

    多媒體視頻程序設(shè)計(jì)--使用Delphi 第五章 源碼 5-1 攝像機(jī)啟動流程 5-2 取得視頻設(shè)備驅(qū)動器數(shù)量及信息 5-3 視頻采集窗口 5-4 攝像機(jī)聯(lián)機(jī)與離線 5-5 視頻設(shè)備驅(qū)動器性能

    標(biāo)簽: Delphi 攝像機(jī) 視頻 設(shè)備

    上傳時(shí)間: 2017-03-31

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  • 多媒體視頻程序設(shè)計(jì)--使用Delphi 第六章 源碼 6-1 視頻顯示模式 6-2 畫面顯示速度 6-3 顯示畫面尺寸調(diào)整

    多媒體視頻程序設(shè)計(jì)--使用Delphi 第六章 源碼 6-1 視頻顯示模式 6-2 畫面顯示速度 6-3 顯示畫面尺寸調(diào)整

    標(biāo)簽: Delphi 程序 模式 畫面

    上傳時(shí)間: 2017-03-31

    上傳用戶:chenbhdt

  • 網(wǎng)路流視頻的一些基礎(chǔ)概念 包含基礎(chǔ)視頻介紹 流視頻傳輸概念等

    網(wǎng)路流視頻的一些基礎(chǔ)概念 包含基礎(chǔ)視頻介紹 流視頻傳輸概念等

    標(biāo)簽:

    上傳時(shí)間: 2017-06-18

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  • 數(shù)字時(shí)間序列分析

    數(shù)字時(shí)間序列分析

    標(biāo)簽: 數(shù)字 時(shí)間序列

    上傳時(shí)間: 2013-07-18

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  • 數(shù)字時(shí)間序列分析-361頁-4.9M.pdf

    專輯類-數(shù)字處理及顯示技術(shù)專輯-106冊-9138M 數(shù)字時(shí)間序列分析-361頁-4.9M.pdf

    標(biāo)簽: 361 4.9 數(shù)字

    上傳時(shí)間: 2013-06-27

    上傳用戶:zhangjt

  • 用FPGA實(shí)現(xiàn)直接序列擴(kuò)頻通信.rar

    擴(kuò)頻通信,即擴(kuò)展頻譜通信技術(shù)(Spread Spectrum Communication),它與光纖通信、衛(wèi)星通信一同被譽(yù)為進(jìn)入信息時(shí)代的三大高技術(shù)通信傳輸方式。 擴(kuò)頻通信是將待傳送的信息數(shù)據(jù)用偽隨機(jī)編碼序列,也即擴(kuò)頻序列(SpreadSequence)調(diào)制,實(shí)現(xiàn)頻譜擴(kuò)展后再進(jìn)行傳輸。接收端則采用相同的編碼進(jìn)行解調(diào)及相關(guān)處理,恢復(fù)出原始信息數(shù)據(jù)。 擴(kuò)頻通信系統(tǒng)與常規(guī)的通信系統(tǒng)相比,具有很強(qiáng)的抗人為干擾,抗窄帶干擾,抗多徑干擾的能力,并具有信息隱蔽、多址保密通信等特點(diǎn)。 現(xiàn)場可編輯門陣列FPGA(Field Programmable Gate Array)提供了極強(qiáng)的靈活性,可讓設(shè)計(jì)者開發(fā)出滿足多種標(biāo)準(zhǔn)的產(chǎn)品。FPGA所固有的靈活性和性能也可讓設(shè)計(jì)者緊跟新標(biāo)準(zhǔn)的變化,并能提供可行的方法來滿足不斷變化的標(biāo)準(zhǔn)要求。 EDA 工具的出現(xiàn)使用戶在對FPGA設(shè)計(jì)的輸入、綜合、仿真時(shí)非常方便。EDA打破了軟硬件之間最后的屏障,使軟硬件工程師們有了真正的共同語言,使目前一切仍處于計(jì)算機(jī)輔助設(shè)計(jì)(CAD)和規(guī)劃的電子設(shè)計(jì)活動產(chǎn)生了實(shí)在的設(shè)計(jì)實(shí)體論文對擴(kuò)頻通信系統(tǒng)和FPGA設(shè)計(jì)方法進(jìn)行了相關(guān)研究,并且用Altera公司的最新的FPGA開發(fā)平臺QuartusII實(shí)現(xiàn)了一個(gè)基帶擴(kuò)頻通信系統(tǒng)的發(fā)送端部分,最后用軟件Protel99SE設(shè)計(jì)了相應(yīng)的硬件電路。 該系統(tǒng)的設(shè)計(jì)主要分為兩個(gè)部分。第一部分是用QuartusII軟件設(shè)計(jì)了系統(tǒng)的VHDL語言描述代碼,并對系統(tǒng)中每個(gè)模塊和整個(gè)系統(tǒng)進(jìn)行相應(yīng)的功能仿真和時(shí)序時(shí)延仿真;第二部分是設(shè)計(jì)了以FPGA芯片EP1C3T144C8N為核心的系統(tǒng)硬件電路,并進(jìn)行了相關(guān)測試,完成了預(yù)定的功能。

    標(biāo)簽: FPGA 直接序列 擴(kuò)頻通信

    上傳時(shí)間: 2013-07-26

    上傳用戶:15679277906

  • 序列檢測器

    利用數(shù)字信號狀態(tài)機(jī),借助Verilog硬件描述語言實(shí)現(xiàn)序列檢測。能夠檢測輸入信號中特定的序列。

    標(biāo)簽: 序列 檢測器

    上傳時(shí)間: 2013-05-15

    上傳用戶:wang5829

  • ISE10.1注冊碼/序列號/ID

    ISE10.1注冊碼/序列號/ID 分享給大家 我就是用的這個(gè) 哈

    標(biāo)簽: 10.1 ISE ID 序列號

    上傳時(shí)間: 2013-05-25

    上傳用戶:lvzhr

  • 偽隨機(jī)序列發(fā)生器的FPGA設(shè)計(jì)與實(shí)現(xiàn)

    偽隨機(jī)序列 (Pseudo-Random Sequence,PRS)廣泛應(yīng)用于密碼學(xué)、擴(kuò)頻通信、雷達(dá)、導(dǎo)航等領(lǐng)域,其設(shè)計(jì)和分析一直是國際上的研究熱點(diǎn)?;煦缧蛄凶鳛橐环N性能優(yōu)良的偽隨機(jī)序列,近年來受到越來越多的關(guān)注。尋找一種性能更為良好的混沌偽隨機(jī)序列(ChaosPseudo Random Sequence,CPRS)并且完成其硬件實(shí)現(xiàn),在理論研究與工程應(yīng)用上都是十分有價(jià)值的。基于切延遲橢圓反射腔映射混沌系統(tǒng)(Tangent-Delay Ellipse Reflecting Cavity map System,TD-ERCS)已被理論分析和測試證明具有良好的密碼學(xué)性質(zhì)。本文介紹了一種基于TD-ERCS構(gòu)造偽隨機(jī)序列發(fā)生器 (Pseudo Random SequenceGenerator,PRSG)的新方法;并基于這種方法,提出了以現(xiàn)場可編程門陣列 (Field Programmable Gate Array,F(xiàn)PGA)為平臺的硬件設(shè)計(jì)實(shí)現(xiàn)方案,采用硬件描述語言 (VHSIC Hardware DescriptionLanguage,VHDL )完成了整個(gè)系統(tǒng)的設(shè)計(jì),通過了仿真與適配,完成了硬件調(diào)試;詳細(xì)地論述了系統(tǒng)總體框架及內(nèi)部模塊設(shè)計(jì),重點(diǎn)介紹了TD-ERCS算法實(shí)現(xiàn)單元的設(shè)計(jì),并在系統(tǒng)中設(shè)計(jì)加入了異步串行接口,完善了整個(gè)系統(tǒng)的模塊化,可使系統(tǒng)嵌入到現(xiàn)有的各類密碼系統(tǒng)與設(shè)備中;基于FDELPHI編程環(huán)境,完成了計(jì)算機(jī)應(yīng)用軟件的設(shè)計(jì),為使用基于TD-ERCS開發(fā)的PRSG硬件產(chǎn)品提供了人機(jī)交互界面,也為分析與測試硬件系統(tǒng)產(chǎn)生的CPRS提供了方便;同時(shí)依據(jù)美國國家標(biāo)準(zhǔn)與技術(shù)研究院 (National Institute of Standards andTechnology,NIST)提出的偽隨機(jī)序列性能指標(biāo),對軟件與硬件系統(tǒng)產(chǎn)生的CPRS進(jìn)行了標(biāo)準(zhǔn)測試,軟件方法所得序列各項(xiàng)性能指標(biāo)完全合格,硬件FPGA所得序列僅三項(xiàng)測試未能通過,其原因有待進(jìn)一步研究。

    標(biāo)簽: FPGA 偽隨機(jī)序列 發(fā)生器

    上傳時(shí)間: 2013-06-20

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